Cleaned up omap44xx uart3 device file.
authorSimon Gerber <simon.gerber@inf.ethz.ch>
Tue, 25 Feb 2014 16:56:02 +0000 (17:56 +0100)
committerSimon Gerber <simon.gerber@inf.ethz.ch>
Tue, 25 Feb 2014 17:48:57 +0000 (18:48 +0100)
devices/Hakefile
devices/omap/omap44xx_uart3.dev

index d945e67..e8cc54f 100644 (file)
@@ -86,7 +86,8 @@
            "omap/omap44xx_sysctrl_padconf_core",
            "omap/omap44xx_sysctrl_padconf_wkup",
            "omap/omap44xx_usbconf",
-           "omap/omap44xx_usbtllhs_config"
+           "omap/omap44xx_usbtllhs_config",
+           "omap/omap44xx_uart3"
          ], arch <- allArchitectures
 ] ++
 
index 0c620a0..79d8154 100644 (file)
 device omap44xx_uart3 msbfirst ( addr base ) "" {
     
     
-    register uart_dll addr(base, 0x0) "This register, with, stores the 14-bit divisor for generation of the baud clock in the baud rate generator. DLH stores the most-significant part of the divisor. DLL stores the least-significant part of the divisor." {
+    register dll addr(base, 0x0) "This register, with, stores the 14-bit divisor for generation of the baud clock in the baud rate generator. DLH stores the most-significant part of the divisor. DLL stores the least-significant part of the divisor." {
         _ 24 mbz;
         clock_lsb 8 rw "Stores the 8-bit LSB divisor value";
     };
     
-    register uart_rhr addr(base, 0x0) "The receiver section consists of the receiver holding register (RHR) and the receiver shift register. The RHR is a 64-byte FIFO. The receiver shift register receives serial data from RX input. The data is converted to parallel data and moved to the RHR. If the FIFO is disabled, location 0 of the FIFO stores the single data character.Note:If an overflow occurs, the data in the RHR is not overwritten." {
+    register rhr also addr(base, 0x0) "The receiver section consists of the receiver holding register (RHR) and the receiver shift register. The RHR is a 64-byte FIFO. The receiver shift register receives serial data from RX input. The data is converted to parallel data and moved to the RHR. If the FIFO is disabled, location 0 of the FIFO stores the single data character.Note:If an overflow occurs, the data in the RHR is not overwritten." {
         _ 24 mbz;
         rhr 8 ro "Receive holding register";
     };
     
-    register uart_thr addr(base, 0x0) "The transmitter section consists of the transmit holding register (THR) and the transmit shift register. The THR is a 64-byte FIFO. The local host (LH) writes data to the THR. The data is placed in the transmit shift register where it is shifted out serially on the TX output. If the FIFO is disabled, location 0 of the FIFO stores the data." {
+    register thr also addr(base, 0x0) "The transmitter section consists of the transmit holding register (THR) and the transmit shift register. The THR is a 64-byte FIFO. The local host (LH) writes data to the THR. The data is placed in the transmit shift register where it is shifted out serially on the TX output. If the FIFO is disabled, location 0 of the FIFO stores the data." {
         _ 24 mbz;
         thr 8 wo "Transmit holding register";
     };
     
-    register uart_dlh addr(base, 0x4) "This register, with, stores the 14-bit divisor for generating the baud clock in the baud rate generator. DLH stores the most-significant part of the divisor. DLL stores the least-significant part of the divisor." {
+    register dlh addr(base, 0x4) "This register, with, stores the 14-bit divisor for generating the baud clock in the baud rate generator. DLH stores the most-significant part of the divisor. DLL stores the least-significant part of the divisor." {
         _ 24 mbz;
         _ 2 mbz;
         clock_msb 6 rw "Stores the 6-bit MSB divisor value";
@@ -84,7 +84,7 @@ device omap44xx_uart3 msbfirst ( addr base ) "" {
         RHR_IT_1 = 1 "Enables the RHR interrupt and time-out interrupt";
     };
     
-    register uart_ier addr(base, 0x4) "Interrupt enable register" {
+    register ier also addr(base, 0x4) "Interrupt enable register" {
         _ 24 mbz;
         cts_it 1 rw type(cts_it_status) "";
         rts_it 1 rw type(rts_it_status) "";
@@ -116,7 +116,7 @@ device omap44xx_uart3 msbfirst ( addr base ) "" {
         ENHANCED_EN_1 = 1 "Enables writing to IER bits 4-7, bits 4-5, and MCR bits 5-7.";
     };
     
-    register uart_efr addr(base, 0x8) "Enhanced feature register" {
+    register efr addr(base, 0x8) "Enhanced feature register" {
         _ 24 mbz;
         auto_cts_en 1 rw type(auto_cts_en_status) "Auto-CTS enable bit";
         auto_rts_en 1 rw type(auto_rts_en_status) "Auto-RTS enable bit";
@@ -145,7 +145,7 @@ device omap44xx_uart3 msbfirst ( addr base ) "" {
         FIFO_EN_1_w = 1 "Enables the transmit and RX FIFOs. The transmit and receive holding registers are 64-byte FIFOs.";
     };
     
-    register uart_fcr addr(base, 0x8) "FIFO control register" {
+    register fcr also addr(base, 0x8) "FIFO control register" {
         _ 24 mbz;
         rx_fifo_trig 2 wo "Sets the trigger level for the RX FIFO: If UART_SCR[7] = 0 and UART_TLR[7:4] = 0000: 00: 8 characters 01: 16 characters 10: 56 characters 11: 60 characters If UART_SCR[7] = 0 and UART_TLR[7:4] != 0000, RX_FIFO_TRIG is not considered. If UART_SCR[7] = 1, RX_FIFO_TRIG is 2 LSBs of the trigger level (1-63 on 6 bits) with the granularity 1.";
         tx_fifo_trig 2 wo "Sets the trigger level for the TX FIFO: If UART_SCR[6] = 0 and UART_TLR[3:0] = 0000: 00: 8 spaces 01: 16 spaces 10: 32 spaces 11: 56 spaces If UART_SCR[6] = 0 and UART_TLR[3:0] != 0000, TX_FIFO_TRIG is not considered. If UART_SCR[6] = 1, TX_FIFO_TRIG is 2 LSBs of the trigger level (1-63 on 6 bits) with the granularity 1";
@@ -156,19 +156,21 @@ device omap44xx_uart3 msbfirst ( addr base ) "" {
     };
 
     constants it_type_status width(5) "" {
-        IT_TYPE_1_r = 1 "THR interrupt. Priority = 3";
-        IT_TYPE_2_r = 2 "RHR interrupt. Priority = 2";
-        IT_TYPE_3_r = 3 "Receiver line status error. Priority = 3";
-        IT_TYPE_6_r = 6 "Rx time-out. Priority = 2";
-        IT_TYPE_8_r = 8 "XOFF/special character. Priority = 5";
-        IT_TYPE_16_r = 16 "CTS, RTS, DSR change state from active (low) to inactive (high) Priority = 6";
+        it_modem = 0 "Modem interrupt";
+        it_thr = 1 "THR interrupt. Priority = 3";
+        it_rhr = 2 "RHR interrupt. Priority = 2";
+        it_rlse = 3 "Receiver line status error. Priority = 3";
+        it_rxtimeout = 6 "Rx time-out. Priority = 2";
+        it_xoff = 8 "XOFF/special character. Priority = 5";
+        it_cts = 16 "CTS, RTS, DSR change state from active (low) to inactive (high) Priority = 6";
     };
 
+
     constants it_pending_status width(1) "" {
         IT_PENDING_1_r = 1 "No interrupt is pending.";
     };
     
-    register uart_iir addr(base, 0x8) "Interrupt identification register." {
+    register iir also addr(base, 0x8) "Interrupt identification register." {
         _ 24 mbz;
         fcr_mirror 2 ro "Mirror the contents ofUART_FCR[0] on both bits.";
         it_type 5 ro type(it_type_status) "Read 0x0: Modem interrupt. Priority = 4";
@@ -200,13 +202,13 @@ device omap44xx_uart3 msbfirst ( addr base ) "" {
     };
 
     constants char_length_status width(2) "" {
-        CHAR_LENGTH_0 = 0 "5 bits";
-        CHAR_LENGTH_1 = 1 "6 bits";
-        CHAR_LENGTH_2 = 2 "7 bits";
-        CHAR_LENGTH_3 = 3 "8 bits";
+        cl5 = 0 "5 bits";
+        cl6 = 1 "6 bits";
+        cl7 = 2 "7 bits";
+        cl8 = 3 "8 bits";
     };
     
-    register uart_lcr addr(base, 0xC) "Line control register" {
+    register lcr addr(base, 0xC) "Line control register" {
         _ 24 mbz;
         div_en 1 rw type(div_en_status) "";
         break_en 1 rw type(break_en_status) "Break control bit";
@@ -246,7 +248,7 @@ device omap44xx_uart3 msbfirst ( addr base ) "" {
         DTR_1 = 1 "Force DTR* output to active (low).";
     };
     
-    register uart_mcr addr(base, 0x10) "Modem control register" {
+    register mcr addr(base, 0x10) "Modem control register" {
         _ 24 mbz;
         _ 1 mbz;
         tcr_tlr 1 rw type(tcr_tlr_status) "0x0: No action";
@@ -258,7 +260,7 @@ device omap44xx_uart3 msbfirst ( addr base ) "" {
         dtr 1 rw type(dtr_status) "0x0: Force DTR* output to inactive (high).";
     };
     
-    register uart_xon1_addr1 addr(base, 0x10) "UART mode: XON1 character, IrDA mode: ADDR1 address" {
+    register xon1_addr1 also addr(base, 0x10) "UART mode: XON1 character, IrDA mode: ADDR1 address" {
         _ 24 mbz;
         xon_word1 8 rw "Stores the 8-bit XON1 character in UART modes and ADDR1 address 1 for IrDA modes";
     };
@@ -287,7 +289,7 @@ device omap44xx_uart3 msbfirst ( addr base ) "" {
         RX_OE_1_r = 1 "Overrun error occurred. Set when the character in the receive shift register is not transferred to the RX FIFO. This occurs only when the RX FIFO is full.";
     };
     
-    register uart_lsr addr(base, 0x14) "Line status register" {
+    register lsr addr(base, 0x14) "Line status register" {
         _ 24 mbz;
         rx_fifo_sts 1 ro type(rx_fifo_sts_status) "Read 0x0: Normal operation";
         tx_sr_e 1 ro type(tx_sr_e_status) "Read 0x0: Transmitter hold (TX FIFO) and shift registers are not empty.";
@@ -299,7 +301,7 @@ device omap44xx_uart3 msbfirst ( addr base ) "" {
         rx_fifo_e 1 ro type(rx_fe_status) "Read 0x0: No data in the RX FIFO";
     };
     
-    register uart_xon2_addr2 addr(base, 0x14) "Stores the 8-bit XON2 character in UART moldes and ADDR2 address 2 for IrDA modes" {
+    register xon2_addr2 also addr(base, 0x14) "Stores the 8-bit XON2 character in UART moldes and ADDR2 address 2 for IrDA modes" {
         _ 24 mbz;
         xon_word2 8 rw "Stores the 8-bit XON2 character in UART modes and ADDR2 address 2 for IrDA modes";
     };
@@ -308,7 +310,7 @@ device omap44xx_uart3 msbfirst ( addr base ) "" {
         DSR_STS_1_r = 1 "Indicates that DSR* input (or[0] in loopback) changed state. Cleared on a read.";
     };
     
-    register uart_msr addr(base, 0x18) "Modem status register. UART mode only." {
+    register msr addr(base, 0x18) "Modem status register. UART mode only." {
         _ 24 mbz;
         ncd_sts 1 ro "This bit is the complement of the DCD* input. In loopback mode, it is equivalent toUART_MCR[3].";
         nri_sts 1 ro "This bit is the complement of the RI* input. In loopback mode, it is equivalent toUART_MCR[2].";
@@ -320,29 +322,29 @@ device omap44xx_uart3 msbfirst ( addr base ) "" {
         cts_sts 1 ro type(auto_cts_en_status) "";
     };
     
-    register uart_tcr addr(base, 0x18) "Transmission control register" {
+    register tcr also addr(base, 0x18) "Transmission control register" {
         _ 24 mbz;
         rx_fifo_trig_start 4 rw "RX FIFO trigger level to RESTORE transmission (0 - 60)";
         rx_fifo_trig_halt 4 rw "RX FIFO trigger level to HALT transmission (0 - 60)";
     };
     
-    register uart_xoff1 addr(base, 0x18) "UART mode XOFF1 character" {
+    register xoff1 also addr(base, 0x18) "UART mode XOFF1 character" {
         _ 24 mbz;
         xoff_word1 8 rw "Stores the 8-bit XOFF1 character used in UART modes";
     };
     
-    register uart_spr addr(base, 0x1C) "Scratchpad register" {
+    register spr addr(base, 0x1C) "Scratchpad register" {
         _ 24 mbz;
         spr_word 8 rw "Scratchpad register";
     };
     
-    register uart_tlr addr(base, 0x1C) "Trigger level register" {
+    register tlr also addr(base, 0x1C) "Trigger level register" {
         _ 24 mbz;
         rx_fifo_trig_dma 4 rw "Receive FIFO trigger level";
         tx_fifo_trig_dma 4 rw "Transmit FIFO trigger level";
     };
     
-    register uart_xoff2 addr(base, 0x1C) "UART mode XOFF2 character" {
+    register xoff2 also addr(base, 0x1C) "UART mode XOFF2 character" {
         _ 24 mbz;
         xoff_word2 8 rw "Stores the 8-bit XOFF2 character used in UART modes.";
     };
@@ -381,7 +383,7 @@ device omap44xx_uart3 msbfirst ( addr base ) "" {
         MODE_SELECT_7 = 7 "Disable (default state)";
     };
     
-    register uart_mdr1 addr(base, 0x20) "Mode definition register 1" {
+    register mdr1 addr(base, 0x20) "Mode definition register 1" {
         _ 24 mbz;
         frame_end_mode 1 rw type(frame_end_mode_status) "IrDA mode only";
         sip_mode 1 rw type(sip_mode_status) "MIR/FIR modes only";
@@ -408,7 +410,7 @@ device omap44xx_uart3 msbfirst ( addr base ) "" {
         CIR_PULSE_MODE_3 = 3 "Pulse width of 6 from 12 cycles";
     };
 
-    constants uart_pulse_status width(1) "" {
+    constants pulse_status width(1) "" {
         UART_PULSE_0 = 0 "Normal UART mode";
         UART_PULSE_1 = 1 "UART mode with a pulse shaping";
     };
@@ -420,17 +422,17 @@ device omap44xx_uart3 msbfirst ( addr base ) "" {
         STS_FIFO_TRIG_3 = 3 "8 entries";
     };
     
-    register uart_mdr2 addr(base, 0x24) "Mode definition register 2" {
+    register mdr2 addr(base, 0x24) "Mode definition register 2" {
         _ 24 mbz;
         set_txir_alt 1 ro type(set_txir_alt_status) "Provide alternate function for MDR1[4] (SET_TXIR).";
         irrxinvert 1 rw type(irrxinvert_status) "IR mode only (IrDA and CIR). Invert RX pin in the module before the voting or sampling system logic of the infrared block. This does not affect the RX path in UART modem modes.";
         cir_pulse_mode 2 rw type(cir_pulse_mode_status) "CIR pulse modulation definition. Defines high level of the pulse width associated with a digit:";
-        uart_pulse 1 rw type(uart_pulse_status) "UART mode only. Allows pulse shaping in UART mode.";
+        pulse 1 rw type(pulse_status) "UART mode only. Allows pulse shaping in UART mode.";
         sts_fifo_trig 2 rw type(sts_fifo_trig_status) "IR-IrDA mode only. Frame status FIFO threshold select:";
         irtx_underrun 1 ro type(modem_sts_it_status) "IrDA transmission status interrupt. When theUART_IIR[5] interrupt occurs, the meaning of the interrupt is:";
     };
     
-    register uart_sflsr addr(base, 0x28) "Status FIFO line status register" {
+    register sflsr addr(base, 0x28) "Status FIFO line status register" {
         _ 24 mbz;
         _ 3 mbz;
         oe_error 1 ro "Read 0x1: Overrun error in RX FIFO when frame at top of RX FIFO was received Top of RX FIFO = Next frame to be read from RX FIFO";
@@ -440,39 +442,39 @@ device omap44xx_uart3 msbfirst ( addr base ) "" {
         _ 1 mbz;
     };
     
-    register uart_txfll addr(base, 0x28) "Transmit frame length register low" {
+    register txfll also addr(base, 0x28) "Transmit frame length register low" {
         _ 24 mbz;
         txfll 8 wo "LSB register used to specify the frame length";
     };
     
-    register uart_resume addr(base, 0x2C) "IR-IrDA and IR-CIR modes only. This register is used to clear internal flags, which halt transmission/reception when an underrun/overrun error occurs. Reading this register resumes the halted operation. This register does not physically exist and reads always as 0x00." {
+    register resume addr(base, 0x2C) "IR-IrDA and IR-CIR modes only. This register is used to clear internal flags, which halt transmission/reception when an underrun/overrun error occurs. Reading this register resumes the halted operation. This register does not physically exist and reads always as 0x00." {
         _ 24 mbz;
         resume 8 ro "Dummy read to restart the TX or RX";
     };
     
-    register uart_txflh addr(base, 0x2C) "Transmit frame length register high" {
+    register txflh also addr(base, 0x2C) "Transmit frame length register high" {
         _ 24 mbz;
         _ 3 mbz;
         txflh 5 wo "MSB register used to specify the frame length";
     };
     
-    register uart_rxfll addr(base, 0x30) "Received frame length register low" {
+    register rxfll addr(base, 0x30) "Received frame length register low" {
         _ 24 mbz;
         rxfll 8 wo "LSB register used to specify the frame length in reception";
     };
     
-    register uart_sfregl addr(base, 0x30) "Status FIFO register low" {
+    register sfregl also addr(base, 0x30) "Status FIFO register low" {
         _ 24 mbz;
         sfregl 8 ro "LSB part of the frame length";
     };
     
-    register uart_rxflh addr(base, 0x34) "Received frame length register high" {
+    register rxflh addr(base, 0x34) "Received frame length register high" {
         _ 24 mbz;
         _ 4 mbz;
         rxflh 4 wo "MSB register used to specify the frame length in reception";
     };
     
-    register uart_sfregh addr(base, 0x34) "Status FIFO register high" {
+    register sfregh also addr(base, 0x34) "Status FIFO register high" {
         _ 24 mbz;
         _ 4 mbz;
         sfregh 4 ro "MSB part of the frame length";
@@ -483,7 +485,7 @@ device omap44xx_uart3 msbfirst ( addr base ) "" {
         XBOF_TYPE_1 = 1 "0xC0";
     };
     
-    register uart_blr addr(base, 0x38) "BOF control register" {
+    register blr addr(base, 0x38) "BOF control register" {
         _ 24 mbz;
         sts_fifo_reset 1 rw "Status FIFO reset. This bit is self-clearing.";
         xbof_type 1 rw type(xbof_type_status) "SIR xBOF select";
@@ -514,7 +516,7 @@ device omap44xx_uart3 msbfirst ( addr base ) "" {
         SPEED_10_r = 10 "1,200 baud";
     };
     
-    register uart_uasr addr(base, 0x38) "UART autobauding status register" {
+    register uasr also addr(base, 0x38) "UART autobauding status register" {
         _ 24 mbz;
         parity_type 2 ro type(parity_type_status) "Read 0x0: No parity identified";
         bit_by_char 1 ro type(bit_by_char_status) "Read 0x0: 7-bit character identified";
@@ -523,7 +525,7 @@ device omap44xx_uart3 msbfirst ( addr base ) "" {
 
     constants pulse_type_status width(1) "" {
         PULSE_TYPE_0 = 0 "3/16 of baud-rate pulse width";
-        PULSE_TYPE_1 = 1 "1.6 us";
+        PULSE_TYPE_1 = 1 "1.6 ┬Ás";
     };
 
     constants sd_mod_status width(1) "" {
@@ -541,7 +543,7 @@ device omap44xx_uart3 msbfirst ( addr base ) "" {
         SEND_SIP_1 = 1 "Send SIP pulse.";
     };
     
-    register uart_acreg addr(base, 0x3C) "Auxiliary control register. IR-IrDA and IR-CIR modes only." {
+    register acreg addr(base, 0x3C) "Auxiliary control register. IR-IrDA and IR-CIR modes only." {
         _ 24 mbz;
         pulse_type 1 rw type(pulse_type_status) "SIR pulse width select";
         sd_mod 1 rw type(sd_mod_status) "Primary output used to configure transceivers. Connected to the SD/MODE input pin of IrDA transceivers.";
@@ -576,7 +578,7 @@ device omap44xx_uart3 msbfirst ( addr base ) "" {
         DMA_MODE_CTL_1 = 1 "The DMA_MODE is set with[2:1].";
     };
     
-    register uart_scr addr(base, 0x40) "Supplementary control register" {
+    register scr addr(base, 0x40) "Supplementary control register" {
         _ 24 mbz;
         rx_trig_granu1 1 rw type(fifo_en_status) "0x0: Disables the granularity of 1 for trigger RX level";
         tx_trig_granu1 1 rw type(dis_tx_underrun_status) "0x0: Disables the granularity of 1 for trigger TX level";
@@ -599,7 +601,7 @@ device omap44xx_uart3 msbfirst ( addr base ) "" {
         TX_FIFO_FULL_1_r = 1 "TX FIFO is full.";
     };
     
-    register uart_ssr addr(base, 0x44) "Supplementary status register" {
+    register ssr addr(base, 0x44) "Supplementary status register" {
         _ 24 mbz;
         _ 5 mbz;
         dma_counter_rst 1 rw type(dma_counter_rst_status) "0x0: The DMA counter will not be reset if the corresponding FIFO is reset (through FCR[1] or FCR[2]).";
@@ -607,12 +609,12 @@ device omap44xx_uart3 msbfirst ( addr base ) "" {
         tx_fifo_full 1 ro type(tx_fifo_full_status) "Read 0x0: TX FIFO is not full.";
     };
     
-    register uart_eblr addr(base, 0x48) "BOF length register" {
+    register eblr addr(base, 0x48) "BOF length register" {
         _ 24 mbz;
         eblr 8 rw "IR-IrDA mode: This register allows definition of up to 176 xBOFs, the maximum required by IrDA specification.";
     };
     
-    register uart_mvr ro addr(base, 0x50) "Module version register" type(uint32);
+    register mvr ro addr(base, 0x50) "Module version register" type(uint32);
 
     constants idlemode_status width(2) "" {
         IDLEMODE_0 = 0 "Force-idle: Idle request is acknowledged unconditionally.";
@@ -636,7 +638,7 @@ device omap44xx_uart3 msbfirst ( addr base ) "" {
         AUTOIDLE_1 = 1 "Automatic OCP clock gating strategy is applied, based on OCP interface activity";
     };
     
-    register uart_sysc addr(base, 0x54) "System configuration register" {
+    register sysc addr(base, 0x54) "System configuration register" {
         _ 24 mbz;
         _ 3 mbz;
         idlemode 2 rw type(idlemode_status) "Power management req/ack control ref: OCP Design Guidelines Version 1.1";
@@ -650,7 +652,7 @@ device omap44xx_uart3 msbfirst ( addr base ) "" {
         RESETDONE_1_r = 1 "Reset complete";
     };
     
-    register uart_syss addr(base, 0x58) "System status register" {
+    register syss addr(base, 0x58) "System status register" {
         _ 24 mbz;
         _ 7 mbz;
         resetdone 1 ro type(resetdone_status) "Internal reset monitoring";
@@ -668,7 +670,7 @@ device omap44xx_uart3 msbfirst ( addr base ) "" {
         EVENT_3_DCD_CD_ACTIVITY_1 = 1 "Event can wake up the system";
     };
     
-    register uart_wer addr(base, 0x5C) "Wake-up enable register" {
+    register wer addr(base, 0x5C) "Wake-up enable register" {
         _ 24 mbz;
         tx_wakeup_en 1 rw type(tx_wakeup_en_status) "0x0: Event is not allowed to wake up the system.";
         event_6_receiver_line_status_interrupt 1 rw type(event_6_receiver_line_status_interrupt_status) "0x0: Event is not allowed to wake up the system.";
@@ -680,17 +682,17 @@ device omap44xx_uart3 msbfirst ( addr base ) "" {
         event_0_cts_activity 1 rw type(event_6_receiver_line_status_interrupt_status) "0x0: Event is not allowed to wake up the system.";
     };
     
-    register uart_cfps addr(base, 0x60) "Carrier frequency prescaler" {
+    register cfps addr(base, 0x60) "Carrier frequency prescaler" {
         _ 24 mbz;
         cfps 8 rw "System clock frequency prescaler at (12x multiple). Examples for CFPS values:Target Freq (kHz) CFPS (decimal) Actual Freq (kHz) . 30 133 30.08 . 32.75 122 32.79 . 36 111 36.04 . 36.7 109 36.69 . 38* 105 38.1 . 40 100 40 . 56.8 70 57.14 . *configured at reset to this value . Note:CFPS = 0 is not supported. .";
     };
     
-    register uart_rxfifo_lvl addr(base, 0x64) "Level of the RX FIFO" {
+    register rxfifo_lvl addr(base, 0x64) "Level of the RX FIFO" {
         _ 24 mbz;
         rxfifo_lvl 8 ro "Shows the number of received bytes in the RX FIFO";
     };
     
-    register uart_txfifo_lvl addr(base, 0x68) "Level of the TX FIFO" {
+    register txfifo_lvl addr(base, 0x68) "Level of the TX FIFO" {
         _ 24 mbz;
         txfifo_lvl 8 ro "Shows the number of written bytes in the TX FIFO";
     };
@@ -705,7 +707,7 @@ device omap44xx_uart3 msbfirst ( addr base ) "" {
         EN_RXFIFO_EMPTY_1 = 1 "Disables EN_RXFIFO_EMPTY interrupt";
     };
     
-    register uart_ier2 addr(base, 0x6C) "Enables RX/TX FIFOs empty corresponding interrupts" {
+    register ier2 addr(base, 0x6C) "Enables RX/TX FIFOs empty corresponding interrupts" {
         _ 30 mbz;
         en_txfifo_empty 1 rw type(en_txfifo_empty_status) "Enables TX FIFO empty corresponding interrupt";
         en_rxfifo_empty 1 rw type(en_rxfifo_empty_status) "Enables RX FIFO empty corresponding interrupt";
@@ -721,13 +723,13 @@ device omap44xx_uart3 msbfirst ( addr base ) "" {
         RXFIFO_EMPTY_STS_1 = 1 "RXFIFO_EMPTY interrupt pending.";
     };
     
-    register uart_isr2 addr(base, 0x70) "Status of RX/TX FIFOs empty corresponding interrupts" {
+    register isr2 addr(base, 0x70) "Status of RX/TX FIFOs empty corresponding interrupts" {
         _ 30 mbz;
         txfifo_empty_sts 1 rw type(txfifo_empty_sts_status) "Used to generate interrupt if the TX_FIFO is empty (software flow control)";
         rxfifo_empty_sts 1 rw type(rxfifo_empty_sts_status) "Used to generate interrupt if the RX_FIFO is empty (software flow control)";
     };
     
-    register uart_freq_sel addr(base, 0x74) "Sample per bit selector" {
+    register freq_sel addr(base, 0x74) "Sample per bit selector" {
         _ 24 mbz;
         freq_sel 8 rw "Sets the sample per bit if nondefault frequency is used. MDR3[1] must be set to 1 after this value is set. Must be equal to or higher then 6.";
     };
@@ -742,15 +744,15 @@ device omap44xx_uart3 msbfirst ( addr base ) "" {
         DISABLE_CIR_RX_DEMOD_1 = 1 "Disables CIR RX demodulation.";
     };
     
-    register uart_mdr3 addr(base, 0x80) "Mode definition register 3" {
+    register mdr3 addr(base, 0x80) "Mode definition register 3" {
         _ 29 mbz;
         set_dma_tx_threshold 1 rw "Enable to set different TXDMA threshold inUART_TX_DMA_THRESHOLD register.";
         nondefault_freq 1 rw type(nondefault_freq_status) "Used to enable the NONDEFAULT fclk frequencies.";
         disable_cir_rx_demod 1 rw type(disable_cir_rx_demod_status) "Used to enable CIR RX demodulation.";
     };
     
-    register uart_tx_dma_threshold addr(base, 0x84) "Use to manually set the TX DMA threshold level. [2] SET_TX_DMA_THRESHOLD must be 1 and must be value + tx_trigger_level = 64 (TX FIFO size). If not, 64-tx_trigger_level will be used without modifying the value of this register." {
+    register tx_dma_threshold addr(base, 0x84) "Use to manually set the TX DMA threshold level. [2] SET_TX_DMA_THRESHOLD must be 1 and must be value + tx_trigger_level = 64 (TX FIFO size). If not, 64-tx_trigger_level will be used without modifying the value of this register." {
         _ 26 mbz;
         tx_dma_threshold 6 rw "Used to manually set the TX DMA threshold level";
     };
-};
\ No newline at end of file
+};