imx8x: enet adding more registers
authorRoni Häcki <roni.haecki@inf.ethz.ch>
Wed, 13 Nov 2019 11:42:04 +0000 (12:42 +0100)
committerRoni Häcki <roni.haecki@inf.ethz.ch>
Fri, 6 Mar 2020 14:59:25 +0000 (15:59 +0100)
Signed-off-by: Roni Häcki <roni.haecki@inf.ethz.ch>

devices/enet.dev

index e902a7a..f884a21 100644 (file)
@@ -95,6 +95,17 @@ device enet lsbfirst ( addr base ) "Imx8x enet controller" {
     _                 1 rsvd;
   };
 
+
+  /****************************************************************************
+   * 14.6.5.3/3638
+   ***************************************************************************/
+    
+  register radr rw addr(base, 0x0010) "Receive Descriptor Active Register ring0" {
+    _                24 rsvd;
+    radr              1 "Receive Descriptor Active";
+    _                 7 rsvd;
+  };
+
   /****************************************************************************
    * 14.6.5.5/3640 Ethernet control register
    ***************************************************************************/
@@ -217,6 +228,31 @@ device enet lsbfirst ( addr base ) "Imx8x enet controller" {
     start            29 "Pointer to the beginning of transmit descriptor queue";
   };
 
+  /****************************************************************************
+   * 14.6.5.18/3655 Descriptor Group Upper Address Register
+   ***************************************************************************/
+  register gaur rw addr(base, 0x00120) "Descriptor Group Upper Address Register" {
+    gaddr            32 "Contains upper 32 bits of 64 bit hash table";
+  };
+
+  /****************************************************************************
+   * 14.6.5.19/3656 Descriptor Group Lower Address Register
+   ***************************************************************************/
+  register galr rw addr(base, 0x00124) "Descriptor Group Lower Address Register" {
+    gaddr            32 "Contains lower 32 bits of 64 bit hash table";
+  };
+
+
+  /****************************************************************************
+   * 14.6.5.20/3657 Transmit FIFO Watermark Register
+   ***************************************************************************/
+  register tfwr rw addr(base, 0x00144) "Transmit FIFO Watermark Register " {
+    tfwr            6 "Transmit FIFO Write";
+    _               2 rsvd;
+    strfwd          1 "Store and Forward Enable";
+    _               23 rsvd;
+  };
+
 
   /****************************************************************************
    * 14.6.5.29/3663 Maximum Receive Buffer Size Register ring 0