Added: some register definitions of the xeon phi SBOX.
authorReto Achermann <acreto@student.ethz.ch>
Sat, 19 Apr 2014 19:50:41 +0000 (21:50 +0200)
committerStefan Kaestle <stefan.kaestle@inf.ethz.ch>
Wed, 20 Aug 2014 13:46:08 +0000 (15:46 +0200)
devices/xeon_phi/xeon_phi_apic.dev [new file with mode: 0644]
devices/xeon_phi/xeon_phi_c6_scratch.dev [new file with mode: 0644]
devices/xeon_phi/xeon_phi_debug.dev [new file with mode: 0644]
devices/xeon_phi/xeon_phi_dma.dev [new file with mode: 0644]
devices/xeon_phi/xeon_phi_i2c_oc.dev [new file with mode: 0644]
devices/xeon_phi/xeon_phi_irq.dev [new file with mode: 0644]
devices/xeon_phi/xeon_phi_mcx.dev [new file with mode: 0644]
devices/xeon_phi/xeon_phi_rdma.dev [new file with mode: 0644]
devices/xeon_phi/xeon_phi_scratch.dev [new file with mode: 0644]
devices/xeon_phi/xeon_phi_sensors.dev [new file with mode: 0644]
devices/xeon_phi/xeon_phi_smpt.dev [new file with mode: 0644]

diff --git a/devices/xeon_phi/xeon_phi_apic.dev b/devices/xeon_phi/xeon_phi_apic.dev
new file mode 100644 (file)
index 0000000..1bc6992
--- /dev/null
@@ -0,0 +1,72 @@
+/*
+ * Copyright (c) 2014 ETH Zurich. All rights reserved.
+ *
+ * This file is distributed under the terms in the attached LICENSE file.
+ * If you do not find this file, copies can be found by writing to:
+ * ETH Zurich D-INFK, Haldeneggsteig 4, CH-8092 Zurich. Attn: Systems Group.
+ */
+
+/*
+ * xeon_phi_apic.dev
+ *
+ * description: register definitions for the Xeon Phi APIC register
+ * 
+ * Note: this is for raising interrupts to the other parts.
+ */
+
+device xeon_phi_apic lsbfirst ( addr base ) "Intel Xeon Phi APIC register" {
+
+    /*
+     * Protection Level: Ring 0
+     * Visibility: Host / Coprocessor
+     * Reset Dmain: GRPB_RESET
+     * Register Access: CRU
+     */
+    register idr rw addr(base, 0xA800) "APIC Identification Register" { 
+        value 32 "Value";
+    };
+
+    /*
+     * Protection Level: Ring 0
+     * Visibility: Host / Coprocessor
+     * Reset Dmain: GRPB_RESET
+     * Register Access: CRU
+     */
+    register ver rw addr(base, 0xA804) "APIC Version Register" { 
+        value 32 "Value";
+    };
+
+    /*
+     * Protection Level: Ring 0
+     * Visibility: Host / Coprocessor
+     * Reset Dmain: GRPB_RESET
+     * Register Access: CRU
+     */
+    register pr rw addr(base, 0xA808) "APIC Prioroty Register" { 
+        value 32 "Value";
+    };
+
+    /*
+     * Protection Level: Ring 0
+     * Visibility: Host / Coprocessor
+     * Reset Dmain: GRPB_RESET
+     * Register Access: CRU
+     * Number: 26
+     */
+    regarray rt rw addr(base, 0xA840) [26] "APIC Redirection Table" { 
+        value 64 "Value";
+    };            
+
+    /*
+     * Protection Level: Ring 0
+     * Visibility: Host / Coprocessor
+     * Reset Dmain: GRPB_RESET
+     * Register Access: CRU
+     * Number: 8
+     */
+    regarray icr rw addr(base, 0x9D0) [8] "APIC Interrupt Command Register 0 to 7" { 
+        value 64 "Value";
+    };            
+
+
+};
\ No newline at end of file
diff --git a/devices/xeon_phi/xeon_phi_c6_scratch.dev b/devices/xeon_phi/xeon_phi_c6_scratch.dev
new file mode 100644 (file)
index 0000000..5f68b84
--- /dev/null
@@ -0,0 +1,29 @@
+/*
+ * Copyright (c) 2014 ETH Zurich. All rights reserved.
+ *
+ * This file is distributed under the terms in the attached LICENSE file.
+ * If you do not find this file, copies can be found by writing to:
+ * ETH Zurich D-INFK, Haldeneggsteig 4, CH-8092 Zurich. Attn: Systems Group.
+ */
+
+/*
+ * xeon_phi_c6_scratch.dev
+ *
+ * description: register definitions for the Xeon Phi Package C6 Scratch Pad
+ */
+
+device xeon_phi_c6_scratch lsbfirst ( addr base ) "Intel Xeon Phi C6 Scratch Pad" {
+
+    /*
+     * Protection Level: Ring 0
+     * Visibility: Host / Coprocessor
+     * Reset Dmain: GRPB_RESET
+     * Register Access: CRU
+     * Number: 22
+     */
+    regarray entry rw addr(base, 0xC000) [22] "System Memory Page Table Entry" { 
+        value 32 "Value";
+    };
+
+
+};
\ No newline at end of file
diff --git a/devices/xeon_phi/xeon_phi_debug.dev b/devices/xeon_phi/xeon_phi_debug.dev
new file mode 100644 (file)
index 0000000..23ab464
--- /dev/null
@@ -0,0 +1,29 @@
+/*
+ * Copyright (c) 2014 ETH Zurich. All rights reserved.
+ *
+ * This file is distributed under the terms in the attached LICENSE file.
+ * If you do not find this file, copies can be found by writing to:
+ * ETH Zurich D-INFK, Haldeneggsteig 4, CH-8092 Zurich. Attn: Systems Group.
+ */
+
+/*
+ * xeon_phi_smpt.dev
+ *
+ * description: register definitions for the Xeon Phi system memory page tables
+ */
+
+device xeon_phi_smpt lsbfirst ( addr base ) "Intel Xeon Phi System Memory Page Tables" {
+
+    /*
+     * Protection Level: Ring 0
+     * Visibility: Host / Coprocessor
+     * Reset Dmain: CSR_RESET, HOT_RESET
+     * Register Access: TRM
+     * Number: 32
+     */
+    regarray entry rw addr(base, 3100) [32] "System Memory Page Table Entry" { 
+        value 32 "Value";
+    };
+
+
+};
\ No newline at end of file
diff --git a/devices/xeon_phi/xeon_phi_dma.dev b/devices/xeon_phi/xeon_phi_dma.dev
new file mode 100644 (file)
index 0000000..76552f0
--- /dev/null
@@ -0,0 +1,29 @@
+/*
+ * Copyright (c) 2014 ETH Zurich. All rights reserved.
+ *
+ * This file is distributed under the terms in the attached LICENSE file.
+ * If you do not find this file, copies can be found by writing to:
+ * ETH Zurich D-INFK, Haldeneggsteig 4, CH-8092 Zurich. Attn: Systems Group.
+ */
+
+/*
+ * xeon_phi_smpt.dev
+ *
+ * description: register definitions for the Xeon Phi system memory page tables
+ */
+
+device xeon_phi_smpt lsbfirst ( addr base ) "Intel Xeon Phi System Memory Page Tables" {
+
+    /*
+     * Protection Level: Ring 0
+     * Visibility: Host / Coprocessor
+     * Reset Dmain: CSR_RESET, HOT_RESET
+     * Register Access: TRM
+     * Number: 32
+     */
+    regarray entry rw addr(base, 0x3100) [32] "System Memory Page Table Entry" { 
+        value 32 "Value";
+    };
+
+
+};
\ No newline at end of file
diff --git a/devices/xeon_phi/xeon_phi_i2c_oc.dev b/devices/xeon_phi/xeon_phi_i2c_oc.dev
new file mode 100644 (file)
index 0000000..67bc297
--- /dev/null
@@ -0,0 +1,58 @@
+/*
+ * Copyright (c) 2014 ETH Zurich. All rights reserved.
+ *
+ * This file is distributed under the terms in the attached LICENSE file.
+ * If you do not find this file, copies can be found by writing to:
+ * ETH Zurich D-INFK, Haldeneggsteig 4, CH-8092 Zurich. Attn: Systems Group.
+ */
+
+/*
+ * xeon_phi_i2c_oc.dev
+ *
+ * description: register definitions for the I2C Bus Overclocking Interface
+ * 
+ * Protection Level: Ring0
+ * Visibility: Host / Coprocessor
+ * Reset Domain: CSR_RESET, HOT_RESET
+ * Register Access: TRM, I2C
+ */
+
+device xeon_phi_i2c_oc lsbfirst ( addr base ) "Intel Xeon Phi I2C Bus Overclocking Unit" {
+       
+       /*
+        *
+        */
+       register icr rw addr(base, 0x1000) "I2C Control Register for LRB Over-clocking Unit" { 
+               value 32 "Value";
+       };
+       
+       /*
+        * 
+        */
+       register isr rw addr(base, 0x1004) "I2C Status Register for LRB Over-clocking Unit" { 
+               value 32 "Value";
+       };
+       
+       /*
+        * 
+        */
+       register isar rw addr(base, 0x1008) "I2C Slave Address Register for LRB Over-clocking Unit" { 
+               value 32 "Value";
+       };
+       
+       /*
+        * 
+        */
+       register idbr rw addr(base, 0x100C) "I2C Data Buffer Register for LRB Over-clocking Unit" { 
+               value 32 "Value";
+       };
+       
+       /*
+        * 
+        */
+       register idmr rw addr(base, 0x1010) "2C Bus Monitor Register for LRB Over-clocking Unit" { 
+               value 32 "Value";
+       };
+
+};
+
diff --git a/devices/xeon_phi/xeon_phi_irq.dev b/devices/xeon_phi/xeon_phi_irq.dev
new file mode 100644 (file)
index 0000000..152e837
--- /dev/null
@@ -0,0 +1,57 @@
+/*
+ * Copyright (c) 2014 ETH Zurich. All rights reserved.
+ *
+ * This file is distributed under the terms in the attached LICENSE file.
+ * If you do not find this file, copies can be found by writing to:
+ * ETH Zurich D-INFK, Haldeneggsteig 4, CH-8092 Zurich. Attn: Systems Group.
+ */
+
+/*
+ * xeon_phi_irq.dev
+ *
+ * description: register definitions for the Xeon Phi interrupts
+ */
+
+device xeon_phi_irq lsbfirst ( addr base ) "Intel Xeon Phi Interrupts" {
+
+    /*
+     * Protection Level: Ring 0
+     * Visibility: Host / Coprocessor
+     * Reset Dmain: GPRB_RESET
+     * Register Access: CRU
+     * Number: 4
+     */
+    regarray doorbel rw addr(base, 0xCC90) [4] "System Doorbell Interrupt Command Registe 0-3" { 
+        value 32 "Value";
+    };
+
+    /*
+     * Protection Level: Ring 0
+     * Visibility: Host / Coprocessor
+     * Reset Dmain: GPRB_RESET
+     * Register Access: CRU
+     */
+    register marker_message_disable rw addr(base, 0xCCA0) "32 Bits to Disable Interrupts" { 
+        value 32 "Value";
+    };
+
+    /*
+     * Protection Level: Ring 0
+     * Visibility: Host / Coprocessor
+     * Reset Dmain: GPRB_RESET
+     * Register Access: CRU
+     */
+    register marker_message_assert rw addr(base, 0xCCA4) "32 Bits to Assert Interrupts" { 
+        value 32 "Value";
+    };
+
+    /*
+     * Protection Level: Ring 0
+     * Visibility: Host / Coprocessor
+     * Reset Dmain: GPRB_RESET
+     * Register Access: CRU
+     */
+    register marker_message_send rw addr(base, 0xCCA8) "32 Bits to log INTSCR field of Marker Message" { 
+        value 32 "Value";
+    };
+};
\ No newline at end of file
diff --git a/devices/xeon_phi/xeon_phi_mcx.dev b/devices/xeon_phi/xeon_phi_mcx.dev
new file mode 100644 (file)
index 0000000..23ab464
--- /dev/null
@@ -0,0 +1,29 @@
+/*
+ * Copyright (c) 2014 ETH Zurich. All rights reserved.
+ *
+ * This file is distributed under the terms in the attached LICENSE file.
+ * If you do not find this file, copies can be found by writing to:
+ * ETH Zurich D-INFK, Haldeneggsteig 4, CH-8092 Zurich. Attn: Systems Group.
+ */
+
+/*
+ * xeon_phi_smpt.dev
+ *
+ * description: register definitions for the Xeon Phi system memory page tables
+ */
+
+device xeon_phi_smpt lsbfirst ( addr base ) "Intel Xeon Phi System Memory Page Tables" {
+
+    /*
+     * Protection Level: Ring 0
+     * Visibility: Host / Coprocessor
+     * Reset Dmain: CSR_RESET, HOT_RESET
+     * Register Access: TRM
+     * Number: 32
+     */
+    regarray entry rw addr(base, 3100) [32] "System Memory Page Table Entry" { 
+        value 32 "Value";
+    };
+
+
+};
\ No newline at end of file
diff --git a/devices/xeon_phi/xeon_phi_rdma.dev b/devices/xeon_phi/xeon_phi_rdma.dev
new file mode 100644 (file)
index 0000000..8070cd8
--- /dev/null
@@ -0,0 +1,29 @@
+/*
+ * Copyright (c) 2014 ETH Zurich. All rights reserved.
+ *
+ * This file is distributed under the terms in the attached LICENSE file.
+ * If you do not find this file, copies can be found by writing to:
+ * ETH Zurich D-INFK, Haldeneggsteig 4, CH-8092 Zurich. Attn: Systems Group.
+ */
+
+/*
+ * xeon_phi_rdma.dev
+ *
+ * description: register definitions for the Xeon Phi RDMA registers
+ */
+
+device xeon_phi_rdma lsbfirst ( addr base ) "Intel Xeon Phi RDMA Registers" {
+
+    /*
+     * Protection Level: Ring 0
+     * Visibility: Host / Coprocessor
+     * Reset Dmain: GPRB_RESET
+     * Register Access: CRU
+     * Number: 8
+     */
+    regarray sr rw addr(base, 0xB180) [8] "Remote DMA registers 0-7" { 
+        value 32 "Value";
+    };
+
+
+};
\ No newline at end of file
diff --git a/devices/xeon_phi/xeon_phi_scratch.dev b/devices/xeon_phi/xeon_phi_scratch.dev
new file mode 100644 (file)
index 0000000..a2f03b2
--- /dev/null
@@ -0,0 +1,29 @@
+/*
+ * Copyright (c) 2014 ETH Zurich. All rights reserved.
+ *
+ * This file is distributed under the terms in the attached LICENSE file.
+ * If you do not find this file, copies can be found by writing to:
+ * ETH Zurich D-INFK, Haldeneggsteig 4, CH-8092 Zurich. Attn: Systems Group.
+ */
+
+/*
+ * xeon_phi_smpt.dev
+ *
+ * description: register definitions for the Xeon Phi software scratch registers
+ */
+
+device xeon_phi_scratch lsbfirst ( addr base ) "Intel Xeon Phi Software Scratch Registers" {
+
+    /*
+     * Protection Level: Ring 0
+     * Visibility: Host / Coprocessor
+     * Reset Dmain: CSR_RESET, HOT_RESET
+     * Register Access: TRM
+     * Number: 16
+     */
+    regarray entry rw addr(base, 0xAB20) [16] "Software Scratch Registers 0-15" { 
+        value 32 "Value";
+    };
+
+
+};
\ No newline at end of file
diff --git a/devices/xeon_phi/xeon_phi_sensors.dev b/devices/xeon_phi/xeon_phi_sensors.dev
new file mode 100644 (file)
index 0000000..be9d0ca
--- /dev/null
@@ -0,0 +1,410 @@
+/*
+ * Copyright (c) 2014 ETH Zurich. All rights reserved.
+ *
+ * This file is distributed under the terms in the attached LICENSE file.
+ * If you do not find this file, copies can be found by writing to:
+ * ETH Zurich D-INFK, Haldeneggsteig 4, CH-8092 Zurich. Attn: Systems Group.
+ */
+
+/*
+ * xeon_phi_sensors.dev
+ *
+ * description: register definitions for the Xeon Phi onboard sensors
+ */
+
+device xeon_phi_sensors lsbfirst ( addr base ) "Intel Xeon Phi Sensors" {
+
+    /*
+     * Protection Level: Ring 0
+     * Visibility: Host / Coprocessor
+     * Reset Dmain: GRAP_PWRDG, HOT_RESET
+     * Register Access: TRM
+     */
+    register thermal_status rw addr(base, 0x1018) "Status and Log info for all the thermal interrupts" { 
+        value 32 "Value";
+    };
+
+    /*
+     * Protection Level: Ring 0
+     * Visibility: Host / Coprocessor
+     * Reset Dmain: CSR_RESET, HOT_RESET
+     * Register Access: TRM
+     */
+    register thermal_irq rw addr(base, 0x101C) "Register that controls the interrupt response to thermal events" { 
+        value 32 "Value";
+    };
+
+    /*
+     * Protection Level: Ring 0
+     * Visibility: Host / Coprocessor
+     * Reset Dmain: CSR_RESET, HOT_RESET
+     * Register Access: TRM
+     */
+    register micro_controller_fan_status rw addr(base, 0x1020) "Upto data Status information from the Fan microcontroller" { 
+        value 32 "Value";
+    };
+
+    /*
+     * Protection Level: Ring 0
+     * Visibility: Host / Coprocessor
+     * Reset Dmain: CSR_RESET, HOT_RESET
+     * Register Access: TRM
+     */
+    register status_fan1 rw addr(base, 0x1024) "32 bit Status of Fan #1" { 
+        value 32 "Value";
+    };
+
+    /*
+     * Protection Level: Ring 0
+     * Visibility: Host / Coprocessor
+     * Reset Dmain: CSR_RESET, HOT_RESET
+     * Register Access: TRM
+     */
+    register status_fan2 rw addr(base, 0x1028) "32 bit Status of Fan #2" { 
+        value 32 "Value";
+    };
+
+    /*
+     * Protection Level: Ring 0
+     * Visibility: Host / Coprocessor
+     * Reset Dmain: GRPA_PWRDG, HOT_RESET
+     * Register Access: TRM
+     */
+    register speed_override_fan rw addr(base, 0x102C) "Override of fan speed" { 
+        value 32 "Value";
+    };    
+
+    /*
+     * Protection Level: Ring 0
+     * Visibility: Host / Coprocessor
+     * Reset Dmain: CSR_RESET, HOT_RESET
+     * Register Access: TRM
+     */
+    register board_temp1 rw addr(base, 0x1030) "Temperature from Sensors 1 and 2 on LRB Card" { 
+        value 32 "Value";
+    }    
+
+    /*
+     * Protection Level: Ring 0
+     * Visibility: Host / Coprocessor
+     * Reset Dmain: CSR_RESET, HOT_RESET
+     * Register Access: TRM
+     */
+    register board_temp2 rw addr(base, 0x1034) "Temperature from Sensors 3 and 4 on LRB Card" { 
+        value 32 "Value";
+    };
+
+    /*
+     * Protection Level: Ring 0
+     * Visibility: Host / Coprocessor
+     * Reset Dmain: CSR_RESET, HOT_RESET
+     * Register Access: TRM
+     */
+    register board_voltage rw addr(base, 0x1038) "Digitized value of Voltage sense input to LRB" { 
+        value 32 "Value";
+    };
+
+    /*
+     * Protection Level: Ring 0
+     * Visibility: Host / Coprocessor
+     * Reset Dmain: CSR_RESET
+     * Register Access: TRM
+     */
+    register current_die_temp0 rw addr(base, 0x103C) "Consists of Current Die Temperatures of sensors 0 thru 2" { 
+        value 32 "Value";
+    };
+
+    /*
+     * Protection Level: Ring 0
+     * Visibility: Host / Coprocessor
+     * Reset Dmain: CSR_RESET
+     * Register Access: TRM
+     */
+    register current_die_temp1 rw addr(base, 0x1040) "Consists of Current Die Temperatures of sensors 3 thru 5" { 
+        value 32 "Value";
+    };
+
+    /*
+     * Protection Level: Ring 0
+     * Visibility: Host / Coprocessor
+     * Reset Dmain: CSR_RESET
+     * Register Access: TRM
+     */
+    register current_die_temp2 rw addr(base, 0x1044) "Consists of Current Die Temperatures of sensors 6 thru 8" { 
+        value 32 "Value";
+    };
+
+    /*
+     * Protection Level: Ring 0
+     * Visibility: Host / Coprocessor
+     * Reset Dmain: GRPA_PWRDG
+     * Register Access: TRM
+     */
+    register max_die_temp0 rw addr(base, 0x1048) "Consists of Maximum Die Temperatures of sensors 0 thru 2" { 
+        value 32 "Value";
+    };
+
+    /*
+     * Protection Level: Ring 0
+     * Visibility: Host / Coprocessor
+     * Reset Dmain: GRPA_PWRDG
+     * Register Access: TRM
+     */
+    register max_die_temp1 rw addr(base, 0x104C) "Consists of Maximum Die Temperatures of sensors 3 thru 5" { 
+        value 32 "Value";
+    };
+
+    /*
+     * Protection Level: Ring 0
+     * Visibility: Host / Coprocessor
+     * Reset Dmain: GRPA_PWRDG
+     * Register Access: TRM
+     */
+    register max_die_temp2 rw addr(base, 0x1050) "Consists of Maximum Die Temperatures of sensors 6 thru 8" { 
+        value 32 "Value";
+    };
+
+    /*
+     * Protection Level: Ring 0
+     * Visibility: Host / Coprocessor
+     * Reset Dmain: GRPA_PWRDG
+     * Register Access: TRM
+     */
+    register min_die_temp0 rw addr(base, 0x1054) "Consists of Minimum Die Temperatures of sensors 0 thru 2" { 
+        value 32 "Value";
+    };
+
+    /*
+     * Protection Level: Ring 0
+     * Visibility: Host / Coprocessor
+     * Reset Dmain: GRPA_PWRDG
+     * Register Access: TRM
+     */
+    register min_die_temp1 rw addr(base, 0x1058) "Consists of Minimum Die Temperatures of sensors 3 thru 5" { 
+        value 32 "Value";
+    };
+
+    /*
+     * Protection Level: Ring 0
+     * Visibility: Host / Coprocessor
+     * Reset Dmain: GRPA_PWRDG
+     * Register Access: TRM
+     */
+    register min_die_temp2 rw addr(base, 0x105C) "Consists of Minimum Die Temperatures of sensors 6 thru 8" { 
+        value 32 "Value";
+    };
+
+    /*
+     * Protection Level: Ring 0
+     * Visibility: Host / Coprocessor
+     * Reset Dmain: GRPA_PWRDG
+     * Register Access: TRM
+     */
+    register min_die_temp2 rw addr(base, 0x105C) "Consists of Minimum Die Temperatures of sensors 6 thru 8" { 
+        value 32 "Value";
+    };
+
+    /*
+     * Protection Level: Ring 0
+     * Visibility: Host / Coprocessor
+     * Reset Dmain: CSR_RESET, HOT_RESET
+     * Register Access: TRM
+     */
+    register thermal_status2 rw addr(base, 0x1080) "Thermal Status for LRB2" { 
+        value 32 "Value";
+    };
+
+    /*
+     * Protection Level: Ring 0
+     * Visibility: Host / Coprocessor
+     * Reset Dmain: CSR_RESET, HOT_RESET
+     * Register Access: TRM
+     */
+    register thermal_status_irq rw addr(base, 0x107C) "Status and Log info for lrb2 new thermal interrupts" { 
+        value 32 "Value";
+    };
+
+    /*
+     * Protection Level: Ring 0
+     * Visibility: Host / Coprocessor
+     * Reset Dmain: CSR_RESET
+     * Register Access: TRM
+     */
+    register ext_temp_settings0 rw addr(base, 0x1090) "External Thermal Sensor Setting - Sensor #0" {
+        value 32 "Value";
+    };
+
+    /*
+     * Protection Level: Ring 0
+     * Visibility: Host / Coprocessor
+     * Reset Dmain: CSR_RESET
+     * Register Access: TRM
+     */
+    register ext_temp_settings1 rw addr(base, 0x1094) "External Thermal Sensor Setting - Sensor #1" {
+        value 32 "Value";
+    };
+
+    /*
+     * Protection Level: Ring 0
+     * Visibility: Host / Coprocessor
+     * Reset Dmain: CSR_RESET
+     * Register Access: TRM
+     */
+    register ext_temp_settings2 rw addr(base, 0x1098) "External Thermal Sensor Setting - Sensor #2" {
+        value 32 "Value";
+    };
+
+    /*
+     * Protection Level: Ring 0
+     * Visibility: Host / Coprocessor
+     * Reset Dmain: CSR_RESET
+     * Register Access: TRM
+     */
+    register ext_temp_settings3 rw addr(base, 0x109C) "External Thermal Sensor Setting - Sensor #3" {
+        value 32 "Value";
+    };
+
+    /*
+     * Protection Level: Ring 0
+     * Visibility: Host / Coprocessor
+     * Reset Dmain: CSR_RESET
+     * Register Access: TRM
+     */
+    register ext_temp_settings4 rw addr(base, 0x10A0) "External Thermal Sensor Setting - Sensor #4" {
+        value 32 "Value";
+    };
+
+    /*
+     * Protection Level: Ring 0
+     * Visibility: Host / Coprocessor
+     * Reset Dmain: CSR_RESET
+     * Register Access: TRM
+     */
+    register ext_temp_settings5 rw addr(base, 0x10A4) "External Thermal Sensor Setting - Sensor #5" {
+        value 32 "Value";
+    };
+
+    /*
+     * Protection Level: Ring 0
+     * Visibility: Host / Coprocessor
+     * Reset Dmain: CSR_RESET
+     * Register Access: TRM
+     */
+    register ext_controlparams0 rw addr(base, 0x10A8) "External Thermal Sensor Parameters - Sensor #0" {
+        value 32 "Value";
+    };
+
+    /*
+     * Protection Level: Ring 0
+     * Visibility: Host / Coprocessor
+     * Reset Dmain: CSR_RESET
+     * Register Access: TRM
+     */
+    register ext_controlparams1 rw addr(base, 0x10AC) "External Thermal Sensor Parameters - Sensor #1" {
+        value 32 "Value";
+    };
+
+    /*
+     * Protection Level: Ring 0
+     * Visibility: Host / Coprocessor
+     * Reset Dmain: CSR_RESET
+     * Register Access: TRM
+     */
+    register ext_controlparams2 rw addr(base, 0x10B0) "External Thermal Sensor Parameters - Sensor #2" {
+        value 32 "Value";
+    };
+
+    /*
+     * Protection Level: Ring 0
+     * Visibility: Host / Coprocessor
+     * Reset Dmain: CSR_RESET
+     * Register Access: TRM
+     */
+    register ext_controlparams3 rw addr(base, 0x10B4) "External Thermal Sensor Parameters - Sensor #3" {
+        value 32 "Value";
+    };
+
+    /*
+     * Protection Level: Ring 0
+     * Visibility: Host / Coprocessor
+     * Reset Dmain: CSR_RESET
+     * Register Access: TRM
+     */
+    register ext_controlparams4 rw addr(base, 0x10B8) "External Thermal Sensor Parameters - Sensor #4" {
+        value 32 "Value";
+    };
+
+    /*
+     * Protection Level: Ring 0
+     * Visibility: Host / Coprocessor
+     * Reset Dmain: CSR_RESET
+     * Register Access: TRM
+     */
+    register ext_controlparams5 rw addr(base, 0x10BC) "External Thermal Sensor Parameters - Sensor #5" {
+        value 32 "Value";
+    };
+
+    /*
+     * Protection Level: Ring 0
+     * Visibility: Host / Coprocessor
+     * Reset Dmain: CSR_RESET
+     * Register Access: TRM
+     */
+    register ext_temp_status0 rw addr(base, 0x10C0) "External Thermal Sensor Status - Sensor #0 ~ #2" {
+        value 32 "Value";
+    };
+
+
+    /*
+     * Protection Level: Ring 0
+     * Visibility: Host / Coprocessor
+     * Reset Dmain: CSR_RESET
+     * Register Access: TRM
+     */
+    register ext_temp_status1 rw addr(base, 0x10C4) "External Thermal Sensor Status - Sensor #3 ~ #5" {
+        value 32 "Value";
+    };
+
+
+    /*
+     * Protection Level: Ring 0
+     * Visibility: Host / Coprocessor
+     * Reset Dmain: CSR_RESET
+     * Register Access: TRM
+     */
+    register int_fan_status rw addr(base, 0x10C8) "Internal Thermal Sensor Status" {
+        value 32 "Value";
+    };
+
+
+    /*
+     * Protection Level: Ring 0
+     * Visibility: Host / Coprocessor
+     * Reset Dmain: CSR_RESET
+     * Register Access: TRM
+     */
+    register int_fan_control0 rw addr(base, 0x10CC) "Internal Thermal Sensor Setting/Parameters and FCU Configuration - 0" {
+        value 32 "Value";
+    };
+
+
+    /*
+     * Protection Level: Ring 0
+     * Visibility: Host / Coprocessor
+     * Reset Dmain: CSR_RESET
+     * Register Access: TRM
+     */
+    register int_fan_control1 rw addr(base, 0x10D0) "Internal Thermal Sensor Setting/Parameters and FCU Configuration - 1" {
+        value 32 "Value";
+    };
+
+    /*
+     * Protection Level: Ring 0
+     * Visibility: Host / Coprocessor
+     * Reset Dmain: CSR_RESET
+     * Register Access: TRM
+     */
+    register int_fan_control2 rw addr(base, 0x10D4) "Internal Thermal Sensor Setting/Parameters and FCU Configuration - 2" {
+        value 32 "Value";
+    };  
+};
\ No newline at end of file
diff --git a/devices/xeon_phi/xeon_phi_smpt.dev b/devices/xeon_phi/xeon_phi_smpt.dev
new file mode 100644 (file)
index 0000000..76552f0
--- /dev/null
@@ -0,0 +1,29 @@
+/*
+ * Copyright (c) 2014 ETH Zurich. All rights reserved.
+ *
+ * This file is distributed under the terms in the attached LICENSE file.
+ * If you do not find this file, copies can be found by writing to:
+ * ETH Zurich D-INFK, Haldeneggsteig 4, CH-8092 Zurich. Attn: Systems Group.
+ */
+
+/*
+ * xeon_phi_smpt.dev
+ *
+ * description: register definitions for the Xeon Phi system memory page tables
+ */
+
+device xeon_phi_smpt lsbfirst ( addr base ) "Intel Xeon Phi System Memory Page Tables" {
+
+    /*
+     * Protection Level: Ring 0
+     * Visibility: Host / Coprocessor
+     * Reset Dmain: CSR_RESET, HOT_RESET
+     * Register Access: TRM
+     * Number: 32
+     */
+    regarray entry rw addr(base, 0x3100) [32] "System Memory Page Table Entry" { 
+        value 32 "Value";
+    };
+
+
+};
\ No newline at end of file