Replaced any non ASCII Chars in the Mackerel files
authorReto Achermann <acreto@student.ethz.ch>
Mon, 22 Jul 2013 16:49:06 +0000 (18:49 +0200)
committerReto Achermann <acreto@student.ethz.ch>
Mon, 22 Jul 2013 16:49:06 +0000 (18:49 +0200)
Added some Mackerel code to the kernel.

33 files changed:
devices/Hakefile
devices/omap/omap44xx_ckgen_cm1.dev
devices/omap/omap44xx_cortexa9_wugen.dev
devices/omap/omap44xx_dsi1_phy_l4_per.dev
devices/omap/omap44xx_ehci.dev
devices/omap/omap44xx_emif1.dev
devices/omap/omap44xx_gpio2.dev
devices/omap/omap44xx_hsusbhost.dev
devices/omap/omap44xx_iss_bte.dev
devices/omap/omap44xx_iss_camerarx_core1.dev
devices/omap/omap44xx_iss_ccp2.dev
devices/omap/omap44xx_iss_resizer.dev
devices/omap/omap44xx_iss_tctrl.dev
devices/omap/omap44xx_mcpdm_dsp.dev
devices/omap/omap44xx_mcspi1.dev
devices/omap/omap44xx_mcspi2.dev
devices/omap/omap44xx_mcspi3.dev
devices/omap/omap44xx_sysctrl_general_wkup.dev
devices/omap/omap44xx_sysctrl_padconf_wkup.dev
devices/omap/omap44xx_uart1.dev
devices/omap/omap44xx_uart3.dev
devices/omap/omap44xx_usbconf.dev
devices/omap/omap44xx_usbphy.dev
devices/omap/omap44xx_usbtllhs_config.dev
devices/omap/omap44xx_usbtllhs_ulpi.dev
devices/omap/omap44xx_venc_l4_per.dev
hake/Config.hs.template
include/arch/arm/omap44xx/device_registers.h
kernel/Hakefile
kernel/arch/omap44xx/init.c
usr/drivers/usb/usb_manager/Hakefile
usr/kaluga/main.c
usr/kaluga/omap_startup.c

index 150789c..5642e89 100644 (file)
            "omap/omap44xx_l3init_cm2",
            "omap/omap44xx_ckgen_cm2",
            "omap/omap44xx_l4per_cm2",
-           "omap/omap44xx_sysctrl_padconf_core"
+           "omap/omap44xx_sysctrl_padconf_core",
+           "omap/omap44xx_sysctrl_padconf_wkup",
+           "omap/omap44xx_hsusbhost",
+           "omap/omap44xx_usbtllhs_config",
+           "omap/omap44xx_scrm"
          ], arch <- allArchitectures
 ] ++
 
index af3bb9a..0e2c603 100644 (file)
@@ -350,7 +350,7 @@ device omap44xx_ckgen_cm1 msbfirst ( addr base ) "" {
     };
     
     register cm_clksel_dpll_mpu addr(base, 0x6C) "This register provides controls over the DPLL." {
-        dcc_count_max 8 rw "The value 'NbCycles' set in this field determines the duration of the clock ramp step during which the output frequency is Fdpll/(2*M2). The duration is computed as 32 x NbCycles of L4 clock cycles (100 MHz). Duration should be 2.5 µs to allow enough time for DCC to lock. This bit field is relevant only when DCC_EN = 1.";
+        dcc_count_max 8 rw "The value 'NbCycles' set in this field determines the duration of the clock ramp step during which the output frequency is Fdpll/(2*M2). The duration is computed as 32 x NbCycles of L4 clock cycles (100 MHz). Duration should be 2.5 us to allow enough time for DCC to lock. This bit field is relevant only when DCC_EN = 1.";
         dpll_byp_clksel 1 ro "Only CLKINPULOW bypass clock supported for this PLL";
         dcc_en 1 rw type(dcc_en_status) "Enable or disable duty cycle correction. Must be enabled only for frequency 1 GHz.When enabled, the CLKOUTHIF output of the DPLL is used after duty cycle correction instead of CLKOUT. The M3 divider is hard-wired to 1 so the lock frequency Fdpll is directly provided to MPU. .";
         _ 3 mbz;
index bc4d3e4..ccdc221 100644 (file)
@@ -336,7 +336,7 @@ device omap44xx_cortexa9_wugen msbfirst ( addr base ) "" {
     
     register aux_core_boot_0 addr(base, 0x800) "This register is used by the ROM code and OS during SMP boot. It is used to indicate the boot status to CPU1." {
         _ 28 mbz;
-        cpu1_status 2 rw "CPU1 boot status. If ≠ 0x0, branch at the address specified inAUX_CORE_BOOT_1.";
+        cpu1_status 2 rw "CPU1 boot status. If != 0x0, branch at the address specified inAUX_CORE_BOOT_1.";
         _ 2 mbz;
     };
     
index 86e8190..44a26a9 100644 (file)
@@ -29,7 +29,7 @@ device omap44xx_dsi1_phy_l4_per msbfirst ( addr base ) "" {
     
     
     register dsi_phy_register0 addr(base, 0x0) "Configuration register for HS mode timings" {
-        reg_thsprepare 8 rw "REG_THSPREPARE timing parameter in multiples of DDR clock period. DDR clock = CLKIN4DDR/4.D-PHY specification: 40 ns + 4 * UI ÷ 85 ns + 6 * UI. UI = Unit Interval, equal to the duration of any HS state on the clock lane. . Default value is programmed for 400 MHz. .";
+        reg_thsprepare 8 rw "REG_THSPREPARE timing parameter in multiples of DDR clock period. DDR clock = CLKIN4DDR/4.D-PHY specification: 40 ns + 4 * UI / 85 ns + 6 * UI. UI = Unit Interval, equal to the duration of any HS state on the clock lane. . Default value is programmed for 400 MHz. .";
         reg_thsprpr_thszero 8 rw "REG_THSPREPARE_THSZERO timing parameter in multiples of DDR clock period. DDR clock = CLKIN4DDR/4.D-PHY specification: &gt; 145 ns + 10 * UI. . Default value is programmed for 400 MHz. .";
         reg_thstrail 8 rw "REG_THSTRAIL timing parameter in multiples of DDR clock period. DDR clock = CLKIN4DDR/4.D-PHY specification: &gt; 60 ns + 4 * UI. . Default value is programmed for 400 MHz. .";
         reg_thsexit 8 rw "REG_THSEXIT timing parameter in multiples of DDR clock frequency. DDR clock = CLKIN4DDR/4.D-PHY specification: &gt; 100 ns. . Default value is programmed for 400 MHz. .";
@@ -89,7 +89,7 @@ device omap44xx_dsi1_phy_l4_per msbfirst ( addr base ) "" {
         ovrrdulpmtx 1 rw type(ovrrdulpmtx_status) "Global enable of the weak pulldown on the DSI lanes, configured through the [15:11] REGULPMTX bit field:";
         regulpmtx 5 rw type(regulpmtx_status) "Configuration of the weak pulldowns on the DSI lanes.For each bit, the following settings apply: . Bit [15]: DSI lane 4 (applies only to DSI1; reserved for DSI2) . Bit [14]: DSI lane 3 (applies only to DSI1; reserved for DSI2) . Bit [13]: DSI lane 2 (applies to DSI1 and DSI2) . Bit [12]: DSI lane 1 (applies to DSI1 and DSI2) . Bit [11]: DSI lane 0 (applies to DSI1 and DSI2) .";
         _ 3 mbz;
-        reg_tclkprepare 8 rw "TCLK-PREPARE timing parameter in multiples of DDR clock period.D-PHY specification: 38 ns ÷ 95 ns. . Default value is programmed for 400 MHz. .";
+        reg_tclkprepare 8 rw "TCLK-PREPARE timing parameter in multiples of DDR clock period.D-PHY specification: 38 ns / 95 ns. . Default value is programmed for 400 MHz. .";
     };
     
     register dsi_phy_register3 addr(base, 0xC) "Transmitted pattern" {
index 14c56f9..d7e8495 100644 (file)
@@ -87,7 +87,7 @@ device omap44xx_ehci msbfirst ( addr base ) "" {
     };
 
     constants hird_status width(4) "" {
-        HIRD_0 = 0 "50 μs";
+        HIRD_0 = 0 "50 us";
     };
 
     constants itc_status width(8) "" {
@@ -138,7 +138,7 @@ device omap44xx_ehci msbfirst ( addr base ) "" {
     
     register usbcmd addr(base, 0x10) "USB command" {
         _ 4 mbz;
-        hird 4 rw type(hird_status) "Host-initiated resume duration.If LPM is enabled, this field is RW; otherwise, it is R. . The minimum for K-state during resume from LPM: . Each increment adds 75 μs. .";
+        hird 4 rw type(hird_status) "Host-initiated resume duration.If LPM is enabled, this field is RW; otherwise, it is R. . The minimum for K-state during resume from LPM: . Each increment adds 75 us. .";
         itc 8 rw type(itc_status) "Interrupt threshold controlThis field is used by the system software to select the maximum rate at which the host controller issues interrupts. The only valid values are defined below. If software writes an invalid value to this register, the results are undefined. . Others: Undefined .";
         _ 4 mbz;
         aspme 1 rw type(aspme_status) "Asynchronous schedule park mode enable";
@@ -296,7 +296,7 @@ device omap44xx_ehci msbfirst ( addr base ) "" {
         pic 2 ro "Port indicator control (not implemented)";
         po 1 rw type(po_status) "Port ownerThis bit unconditionally goes to 0x0 when the USBHOST.[0] CF bit makes a transition from 0 to 1. This bit unconditionally goes to 0 whenever the USBHOST.[0] CF bit is 0. .";
         pp 1 rw "Port powerThe function of this bit depends on the value of the USBHOST.[4] PPC bit. The behavior is as follows: . PPC PP Operation . 0x0 0x0 Forbidden . 0x0 0x1 Host controller does not have port power. control switches. Each port is hardwired to power. . 0x1 0x0 Host controller has port power control switches. Current switch state is off. . 0x1 0x1 Host controller has port power control switches. Current switch state is on. . When an overcurrent condition is detected on a powered port and the USBHOST.[4] PPC bit is a 1, the PP bit in each affected port may be transitioned by the host controller from 1 to 0. .";
-        ls 2 ro "Line statusThese bits reflect the current logical levels of the D+ (bit 11) and D– (bit 10) signal lines. This field is valid only when the port enable bit is 0 and the current connect status bit is set to 1. The encoding of the bits is: . Bits[11:10] USB State Interpretation . 0x0 SE0 Not low-speed device, perform EHCI reset. . 0x2 J-state Not low-speed device, perform EHCI reset. . 0x1 K-state Low-speed device, release ownership of port. . 0x3 Undefined Not low-speed device, perform EHCI reset. .";
+        ls 2 ro "Line statusThese bits reflect the current logical levels of the D+ (bit 11) and D- (bit 10) signal lines. This field is valid only when the port enable bit is 0 and the current connect status bit is set to 1. The encoding of the bits is: . Bits[11:10] USB State Interpretation . 0x0 SE0 Not low-speed device, perform EHCI reset. . 0x2 J-state Not low-speed device, perform EHCI reset. . 0x1 K-state Low-speed device, release ownership of port. . 0x3 Undefined Not low-speed device, perform EHCI reset. .";
         suspendl1 1 rw type(suspendl1_status) "When this bit is set to 1, an LPM token is generated.";
         pr 1 rw type(pr_status) "Port resetThis field is 0 if the PP bit is 0. . Write 0x1 when at 0x0: The bus reset sequence is started. .";
         sus 1 rw type(sus_status) "SuspendThis field is 0 if the PP bit is 0. . 0x0 when PED = 0x1: Port enabled . 0x1 when PED = 0x1: Port in suspend state .";
@@ -318,7 +318,7 @@ device omap44xx_ehci msbfirst ( addr base ) "" {
         pic 2 ro "Port indicator control (not implemented)";
         po 1 rw type(po_status) "Port ownerThis bit unconditionally goes to 0x0 when the USBHOST.[0] CF bit makes a transition from 0 to 1. This bit unconditionally goes to 0 whenever the USBHOST.[0] CF bit is 0. .";
         pp 1 rw "Port powerThe function of this bit depends on the value of the USBHOST.[4] PPC bit. The behavior is as follows: . PPC PP Operation . 0x0 0x0 Forbidden . 0x0 0x1 Host controller does not have port power. control switches. Each port is hardwired to power. . 0x1 0x0 Host controller has port power control switches. Current switch state is off. . 0x1 0x1 Host controller has port power control switches. Current switch state is on. . When an overcurrent condition is detected on a powered port and the USBHOST.[4] PPC bit is a 1, the PP bit in each affected port may be transitioned by the host controller from 1 to 0. .";
-        ls 2 ro "Line statusThese bits reflect the current logical levels of the D+ (bit 11) and D– (bit 10) signal lines. This field is valid only when the port enable bit is 0 and the current connect status bit is set to 1. The encoding of the bits is: . Bits[11:10] USB State Interpretation . 0x0 SE0 Not low-speed device, perform EHCI reset. . 0x2 J-state Not low-speed device, perform EHCI reset. . 0x1 K-state Low-speed device, release ownership of port. . 0x3 Undefined Not low-speed device, perform EHCI reset. .";
+        ls 2 ro "Line statusThese bits reflect the current logical levels of the D+ (bit 11) and D- (bit 10) signal lines. This field is valid only when the port enable bit is 0 and the current connect status bit is set to 1. The encoding of the bits is: . Bits[11:10] USB State Interpretation . 0x0 SE0 Not low-speed device, perform EHCI reset. . 0x2 J-state Not low-speed device, perform EHCI reset. . 0x1 K-state Low-speed device, release ownership of port. . 0x3 Undefined Not low-speed device, perform EHCI reset. .";
         suspendl1 1 rw type(suspendl1_status) "When this bit is set to 1, an LPM token is generated.";
         pr 1 rw type(pr_status) "Port resetThis field is 0 if the PP bit is 0. . Write 0x1 when at 0x0: The bus reset sequence is started. .";
         sus 1 rw type(sus_status) "SuspendThis field is 0 if the PP bit is 0. . 0x0 when PED = 0x1: Port enabled . 0x1 when PED = 0x1: Port in suspend state .";
@@ -340,7 +340,7 @@ device omap44xx_ehci msbfirst ( addr base ) "" {
         pic 2 ro "Port indicator control (not implemented)";
         po 1 rw type(po_status) "Port ownerThis bit unconditionally goes to 0x0 when the USBHOST.[0] CF bit makes a transition from 0 to 1. This bit unconditionally goes to 0 whenever the USBHOST.[0] CF bit is 0. .";
         pp 1 rw "Port powerThe function of this bit depends on the value of the USBHOST.[4] PPC bit. The behavior is as follows: . PPC PP Operation . 0x0 0x0 Forbidden . 0x0 0x1 Host controller does not have port power. control switches. Each port is hardwired to power. . 0x1 0x0 Host controller has port power control switches. Current switch state is off. . 0x1 0x1 Host controller has port power control switches. Current switch state is on. . When an overcurrent condition is detected on a powered port and the USBHOST.[4] PPC bit is a 1, the PP bit in each affected port may be transitioned by the host controller from 1 to 0. .";
-        ls 2 ro "Line statusThese bits reflect the current logical levels of the D+ (bit 11) and D– (bit 10) signal lines. This field is valid only when the port enable bit is 0 and the current connect status bit is set to 1. The encoding of the bits is: . Bits[11:10] USB State Interpretation . 0x0 SE0 Not low-speed device, perform EHCI reset. . 0x2 J-state Not low-speed device, perform EHCI reset. . 0x1 K-state Low-speed device, release ownership of port. . 0x3 Undefined Not low-speed device, perform EHCI reset. .";
+        ls 2 ro "Line statusThese bits reflect the current logical levels of the D+ (bit 11) and D- (bit 10) signal lines. This field is valid only when the port enable bit is 0 and the current connect status bit is set to 1. The encoding of the bits is: . Bits[11:10] USB State Interpretation . 0x0 SE0 Not low-speed device, perform EHCI reset. . 0x2 J-state Not low-speed device, perform EHCI reset. . 0x1 K-state Low-speed device, release ownership of port. . 0x3 Undefined Not low-speed device, perform EHCI reset. .";
         suspendl1 1 rw type(suspendl1_status) "When this bit is set to 1, an LPM token is generated.";
         pr 1 rw type(pr_status) "Port resetThis field is 0 if the PP bit is 0. . Write 0x1 when at 0x0: The bus reset sequence is started. .";
         sus 1 rw type(sus_status) "SuspendThis field is 0 if the PP bit is 0. . 0x0 when PED = 0x1: Port enabled . 0x1 when PED = 0x1: Port in suspend state .";
index a86bef9..a347620 100644 (file)
@@ -43,7 +43,7 @@ device omap44xx_emif1 msbfirst ( addr base ) "" {
         reg_sdram_type 3 rw "SDRAM Type selection. Set to 4 for LPDDR2-S4, Set to 5 for LPDDR2-S2 All other value are reserved.";
         reg_ibank_pos 2 rw "Internal bank position. Set to 0 to assign internal bank address bits from L3 address as shown in and . Set to 1, 2, or 3 to assign internal bank address bits from L3 address as shown in , , and .";
         _ 3 mbz;
-        reg_ddr2_ddqs 1 rw "DDR2 differential DQS enable. Set to 0 for single-ended DQS. Set to 1 for differential DQS. This bit is only for DDR2 mode, because the device supports LPDDR2; this bit is don’t care.";
+        reg_ddr2_ddqs 1 rw "DDR2 differential DQS enable. Set to 0 for single-ended DQS. Set to 1 for differential DQS. This bit is only for DDR2 mode, because the device supports LPDDR2; this bit is don't care.";
         _ 2 rsvd;
         reg_ddr_disable_dll 1 rw "Disable DLL select. Set to 1 to disable DLL inside SDRAM.";
         _ 4 mbz;
@@ -69,7 +69,7 @@ device omap44xx_emif1 msbfirst ( addr base ) "" {
     register emif_sdram_ref_ctrl addr(base, 0x10) "SDRAM Refresh Control Register" {
         reg_initref_dis 1 rw "Initialization and Refresh disable. When set to 1, EMIF will disable SDRAM initialization and refreshes, but will carry out SDRAM write/read transactions.";
         _ 15 mbz;
-        reg_refresh_rate 16 rw "Refresh Rate. Value in this field is used to define the rate at which connected SDRAM devices will be refreshed. SDRAM refresh rate = DDR_PHY_CLK / REG_REFRESH_RATE. To avoid lock-up situations, the programmer must not program REG_REFRESH_RATE &amp;lt; (6 × REG_T_RFC). For DDR_PHY_CLK description, see, .";
+        reg_refresh_rate 16 rw "Refresh Rate. Value in this field is used to define the rate at which connected SDRAM devices will be refreshed. SDRAM refresh rate = DDR_PHY_CLK / REG_REFRESH_RATE. To avoid lock-up situations, the programmer must not program REG_REFRESH_RATE &amp;lt; (6 x REG_T_RFC). For DDR_PHY_CLK description, see, .";
     };
     
     register emif_sdram_ref_ctrl_shdw addr(base, 0x14) "SDRAM Refresh Control Shadow Register" {
index 4b800b7..b2e6d06 100644 (file)
@@ -127,12 +127,12 @@ device omap44xx_gpio2 msbfirst ( addr base ) "" {
     
     register gpio_debouncingtime addr(base, 0x154) "Debouncing value register" {
         _ 24 mbz;
-        debouncetime 8 rw "8-bit values specifying the debouncing time in 31 µs steps";
+        debouncetime 8 rw "8-bit values specifying the debouncing time in 31 us steps";
     };
     
-    register gpio_clearwkupena rw addr(base, 0x180) "Clear wake-up-enable register – legacy register" type(uint32);
+    register gpio_clearwkupena rw addr(base, 0x180) "Clear wake-up-enable register - legacy register" type(uint32);
     
-    register gpio_setwkuena rw addr(base, 0x184) "Set wake-up-enable register – legacy register" type(uint32);
+    register gpio_setwkuena rw addr(base, 0x184) "Set wake-up-enable register - legacy register" type(uint32);
     
     register gpio_cleardataout rw addr(base, 0x190) "Clear data output register" type(uint32);
     
index faf6620..785ae0e 100644 (file)
@@ -50,10 +50,8 @@ device omap44xx_hsusbhost msbfirst ( addr base ) "" {
     };
 
     constants softreset_status width(1) "" {
-        SOFTRESET_0_r = 0 "No reset pending";
-        SOFTRESET_0_w = 0 "No effect";
-        SOFTRESET_1_w = 1 "Starts softreset sequence.";
-        SOFTRESET_1_r = 1 "Reset (soft or other) is pending.";
+        SOFTRESET_0 = 0 "No reset pending";
+        SOFTRESET_1 = 1 "Starts softreset sequence / Reset is pending.";
     };
     
     register uhh_sysconfig addr(base, 0x10) "OCP standard system configuration register" {
@@ -138,7 +136,7 @@ device omap44xx_hsusbhost msbfirst ( addr base ) "" {
         _ 8 mbz;
         ochi_cntsel 1 rw type(standbymode_status) "Selection of a shorter '1 ms' counter in OHCI host, to speed up long USB phases such as reset, resume, etc. (used only for simulation)";
         ehci_simulation_mode 1 rw type(ehci_simulation_mode_status) "Sets the PHY to nondriving mode (used only for simulation)";
-        ehci_fladj 6 rw "EHCI host frame length adjust. Modify only when EHCI Bit FieldUSBSTS.HCHalted = 1 Field value + 59,488 = 60,000 by default = Number of 60-MHz UTMI/ULPI clock cycles per 1 ms USB frame = Number of 480-MHz HS bits per 125 µs HS USB microframe";
+        ehci_fladj 6 rw "EHCI host frame length adjust. Modify only when EHCI Bit FieldUSBSTS.HCHalted = 1 Field value + 59,488 = 60,000 by default = Number of 60-MHz UTMI/ULPI clock cycles per 1 ms USB frame = Number of 480-MHz HS bits per 125 us HS USB microframe";
     };
     
     register uhh_sar_cntx_i_0 rw addr(base, 0x100) "Save and restore context array. Array size is indicated in. When in SAR mode, read out to save and write to restore. Do not access when not in SAR mode." type(uint32);
index 9d09cb5..bf1dafc 100644 (file)
@@ -196,7 +196,7 @@ device omap44xx_iss_bte msbfirst ( addr base ) "" {
     register bte_ctrl addr(base, 0x30) "BTE control register" {
         bw_limiter 10 rw "Minimum number of OCP cycles between two consecutive buffer flushing or prefetch requests. Used to limit the bandwidth used to fill/empty buffers. 0: Maximum speed. Up to 1 request every 8 cycles (3.2GB @ 200 MHz) 1: Up to 1 request every 9 cycles. 1023: Minimum speed. Up to 1 request every 1031 cycles (24MB @ 200 MHz)";
         _ 10 mbz;
-        base 4 rw "Base address of the virtual space translated by the BTE. Start address = BASE*512MB End address = (BASE+1)*512MB – 1 For example: BASE=3 =&amp;gt; 0x 0 6000 0000 - 0x 0 7FFF FFFF";
+        base 4 rw "Base address of the virtual space translated by the BTE. Start address = BASE*512MB End address = (BASE+1)*512MB - 1 For example: BASE=3 =&amp;gt; 0x 0 6000 0000 - 0x 0 7FFF FFFF";
         _ 2 mbz;
         posted 1 rw type(posted_status) "Select among posted and nonposted writes for translated requests.";
         _ 1 mbz;
index 13a621c..108bac0 100644 (file)
@@ -32,8 +32,8 @@ device omap44xx_iss_camerarx_core1 msbfirst ( addr base ) "" {
         _ 7 mbz;
         hsclockconfig 1 rw "Disable clock missing detector";
         _ 8 mbz;
-        ths_term 8 rw "THS_TERM timing parameter in multiples of DDR clock Effective time for enabling of termination = synchronizer delay + timer delay + LPRX delay + combinational routing delay ~ (1–2)* DDRCLK + THS-TERM + ~ (1 –15) ns Programmed value = ceil(12.5 / DDR clock period) –1";
-        ths_settle 8 rw "THS_SETTLE timing parameter in multiples of DDR clock frequency Effective THS_SETTLE seen on line (starting to look for sync pattern) = synchronizer delay + timer delay + LPRX delay + combinational routing delay – pipeline delay in HS data path. ~ (1–2)* DDRCLK + THS-SETTLE + ~ (1–15) ns –1*DDRCLK Programmed value = ceil(90 ns / DDR clock period) + 3";
+        ths_term 8 rw "THS_TERM timing parameter in multiples of DDR clock Effective time for enabling of termination = synchronizer delay + timer delay + LPRX delay + combinational routing delay ~ (1-2)* DDRCLK + THS-TERM + ~ (1 -15) ns Programmed value = ceil(12.5 / DDR clock period) -1";
+        ths_settle 8 rw "THS_SETTLE timing parameter in multiples of DDR clock frequency Effective THS_SETTLE seen on line (starting to look for sync pattern) = synchronizer delay + timer delay + LPRX delay + combinational routing delay - pipeline delay in HS data path. ~ (1-2)* DDRCLK + THS-SETTLE + ~ (1-15) ns -1*DDRCLK Programmed value = ceil(90 ns / DDR clock period) + 3";
     };
 
     constants reset_done_status_status width(2) "" {
@@ -50,10 +50,10 @@ device omap44xx_iss_camerarx_core1 msbfirst ( addr base ) "" {
         reset_done_status 2 ro type(reset_done_status_status) "Reset done read bits.";
         _ 2 mbz;
         clock_miss_detector_status 1 ro type(clock_miss_detector_status_status) "1: Error in clock missing detector.";
-        tclk_term 7 rw "TCLK_TERM timing parameter in multiples of CTRLCLK Effective time for enabling of termination = synchronizer delay + timer delay + LPRX delay + combinational routing delay ~ (1–2)* CTRLCLK + TCLK_TERM + ~ (1–15) ns Programmed value = ceil(9.5 / CTRLCLK period) – 1";
+        tclk_term 7 rw "TCLK_TERM timing parameter in multiples of CTRLCLK Effective time for enabling of termination = synchronizer delay + timer delay + LPRX delay + combinational routing delay ~ (1-2)* CTRLCLK + TCLK_TERM + ~ (1-15) ns Programmed value = ceil(9.5 / CTRLCLK period) - 1";
         dphy_hs_sync_pattern 8 rw "DPHY mode HS sync pattern in byte order (reverse of received order) See,";
         ctrlclk_div_factor 2 rw "Divide factor for CTRLCLK for CLKMISS detector";
-        tclk_settle 8 rw "TCLK_SETTLE timing parameter in multiples of CTRLCLK Clock Effective TCLK_SETTLE = synchronizer delay + timer delay + LPRX delay + combinational routing delay ~ (1–2)* CTRLCLK + Tclk-settle + ~ (1 –15) ns Programmed value = max[3, ceil(155 ns/CTRLCLK period) –1]";
+        tclk_settle 8 rw "TCLK_SETTLE timing parameter in multiples of CTRLCLK Clock Effective TCLK_SETTLE = synchronizer delay + timer delay + LPRX delay + combinational routing delay ~ (1-2)* CTRLCLK + Tclk-settle + ~ (1 -15) ns Programmed value = max[3, ceil(155 ns/CTRLCLK period) -1]";
     };
     
     register register2 addr(base, 0x8) "Third register" {
index b5bcb7f..b9445ec 100644 (file)
@@ -776,6 +776,6 @@ device omap44xx_iss_ccp2 msbfirst ( addr base ) "" {
         _ 14 mbz;
         en_hist_rd 1 rw type(dbg_en_status) "Enable DPCM history read";
         en_hist_wr 1 rw type(dbg_en_status) "Enable DPCM history write";
-        hist_export 16 rw "Defines the horizontal position at which DPCM history information is written. The first decoded sample of a line has position 0 The last decoded sample has position SKIP+COUNT–1 Valid range [3..SKIP+COUNT–1]";
+        hist_export 16 rw "Defines the horizontal position at which DPCM history information is written. The first decoded sample of a line has position 0 The last decoded sample has position SKIP+COUNT-1 Valid range [3..SKIP+COUNT-1]";
     };
 };
\ No newline at end of file
index f79bce1..f2298ff 100644 (file)
@@ -273,7 +273,7 @@ device omap44xx_iss_resizer msbfirst ( addr base ) "" {
     
     register rza_i_vps addr(base, 0x84) "RESIZER A - INPUT VERTICAL START REGISTER The height of the image after the second-level crop must be 2 or larger." {
         _ 19 mbz;
-        vps 13 rw "Input Vertical Position Sets the vertical start position of the input image within the global frame. It enables to crop data into the global frame. After SRC_VPS, the Vps'th line is processed as the first line in each image. After the second-level crop, the height of the image area must be two lines or larger, that is, a one-line image is not allowed. (RSZ_SRC_VSZ – RZA_I_VPS &amp;gt; 0).";
+        vps 13 rw "Input Vertical Position Sets the vertical start position of the input image within the global frame. It enables to crop data into the global frame. After SRC_VPS, the Vps'th line is processed as the first line in each image. After the second-level crop, the height of the image area must be two lines or larger, that is, a one-line image is not allowed. (RSZ_SRC_VSZ - RZA_I_VPS &amp;gt; 0).";
     };
     
     register rza_i_hps addr(base, 0x88) "RESIZER A - INPUT HORIZONTAL START REGISTER" {
index b41d790..d06d3f2 100644 (file)
@@ -94,7 +94,7 @@ device omap44xx_iss_tctrl msbfirst ( addr base ) "" {
     constants insel_status width(2) "" {
         INSEL_0 = 0 "Synchronization event from camera 0";
         INSEL_1 = 1 "Synchronization event from camera 1";
-        INSEL_3 = 3 "GRESET – The CAM_GLOBAL_RESET input signal will trigger the SHUTTER, PRESTROBE and STROBE signals. In this mode, there are no frame counters. The delay counters start decrementing as soon as the GLOBAL_RESET signal is asserted. The polarity of the GLOBAL_RESET signal is set with .GRESETPOL.";
+        INSEL_3 = 3 "GRESET - The CAM_GLOBAL_RESET input signal will trigger the SHUTTER, PRESTROBE and STROBE signals. In this mode, there are no frame counters. The delay counters start decrementing as soon as the GLOBAL_RESET signal is asserted. The polarity of the GLOBAL_RESET signal is set with .GRESETPOL.";
         INSEL_2 = 2 "Synchronization event from camera 2 (serial interfaces muxed with the camera Parallel interface (CPI))";
     };
 
@@ -108,7 +108,7 @@ device omap44xx_iss_tctrl msbfirst ( addr base ) "" {
     };
     
     register tctrl_ctrl addr(base, 0x30) "TIMING CONTROL - CONTROL REGISTER" {
-        gresetdir 1 rw "Sets the direction of the GLOBAL_RESET signal. 0x0: INPUT – GLOBAL_RESET is an input to the TIMING CONTROL module. GLOBAL_RESET is externally generated. 0x1: OUTPUT – GLOBAL_RESET is an output of the TIMING CONTROL module. GLOBAL_RESET is internally generated. If GRESETEN is set to 1, the internally generated GLOBAL_RESET will trigger the generation of the PRESTROBE, STROBE and SHUTTER signals. The frame counters are ignored.";
+        gresetdir 1 rw "Sets the direction of the GLOBAL_RESET signal. 0x0: INPUT - GLOBAL_RESET is an input to the TIMING CONTROL module. GLOBAL_RESET is externally generated. 0x1: OUTPUT - GLOBAL_RESET is an output of the TIMING CONTROL module. GLOBAL_RESET is internally generated. If GRESETEN is set to 1, the internally generated GLOBAL_RESET will trigger the generation of the PRESTROBE, STROBE and SHUTTER signals. The frame counters are ignored.";
         gresetpol 1 rw "Sets the polarity of the global reset signal: CAM_GLOBAL_RESET. It applies whatever the direction of the GLOBAL_RESET signal: input or output. 0x0: active high 0x1: active low";
         greseten 1 rw "Triggers the generation of the CAM_GLOBAL_RESET signal. The signal is asserted immediately. If enabled, the CAM_GLOBAL_RESET signal will be asserted forTCTRL_GRESET_LENGTH cycles. After the signal assertion, the enable bit is automatically cleared to 0. The polarity of the GLOBAL_RESET signal is set with TCTRL_CTRL.GRESETPOL. Enabling this bit triggers the generation of the CAM_SHUTTER and CAM_STROBE signals (if previously enabled). The frame counters shall be set to 0 when this bit is set to 1 and GRESETDIR is set a OUTPUT.";
         insel 2 rw type(insel_status) "Sets the mode that will trigger the SHUTTER, PRESTROBE and STROBE signals.";
index c103a6a..7592480 100644 (file)
@@ -61,7 +61,7 @@ device omap44xx_mcpdm_dsp msbfirst ( addr base ) "" {
     register mcpdm_irqstatus_raw addr(base, 0x24) "Interrupt request raw status register (for debug purpose)." {
         _ 20 mbz;
         up_irq_full 1 rw type(up_irq_full_status) "FIFO-uplink-full signal appears when a write access is performed and the FIFO uplink is already full.";
-        up_irq_alst_full 1 rw type(up_irq_full_status) "FIFO uplink almost-full signal appears when the FIFO uplink contains (FIFO uplink size – 1) elements.";
+        up_irq_alst_full 1 rw type(up_irq_full_status) "FIFO uplink almost-full signal appears when the FIFO uplink contains (FIFO uplink size - 1) elements.";
         up_irq_empty 1 rw type(up_irq_full_status) "FIFO uplink empty signal appears when a read access is done and FIFO uplink already empty.";
         up_irq 1 rw type(up_irq_full_status) "FIFO uplink interrupt appears when the number of data present in the FIFO uplink has reached the value of the FIFO uplink threshold.";
         _ 4 mbz;
@@ -81,7 +81,7 @@ device omap44xx_mcpdm_dsp msbfirst ( addr base ) "" {
     register mcpdm_irqstatus addr(base, 0x28) "Interrupt request status register." {
         _ 20 mbz;
         up_irq_full 1 rw type(up_irq_full_status1) "FIFO-uplink-full signal appears when a write access is performed and the FIFO uplink is already full.";
-        up_irq_alst_full 1 rw type(up_irq_full_status1) "FIFO uplink almost-full signal appears when the FIFO uplink contains (FIFO uplink size – 1) elements.";
+        up_irq_alst_full 1 rw type(up_irq_full_status1) "FIFO uplink almost-full signal appears when the FIFO uplink contains (FIFO uplink size - 1) elements.";
         up_irq_empty 1 rw type(up_irq_full_status1) "FIFO uplink empty signal appears when a read access is done and FIFO uplink already empty.";
         up_irq 1 rw type(up_irq_full_status1) "FIFO uplink interrupt appears when the number of data present in the FIFO uplink has reached the value of the FIFO uplink threshold.";
         _ 4 mbz;
index 456a6b0..4719137 100644 (file)
@@ -671,7 +671,7 @@ device omap44xx_mcspi1 msbfirst ( addr base ) "" {
     
     register mcspi_xferlevel addr(base, 0x17C) "This register provides transfer levels needed while using FIFO buffer during transfer." {
         wcnt 16 rw type(wcnt_status) "SPI word counter. This register holds the programmable value of number of SPI word to be transferred on channel which is using the FIFO buffer. When transfer had started, a read back in this register returns the current SPI word transfer index.";
-        afl 8 rw type(afl_status) "Buffer almost full This register holds the programmable almost full level value used to determine almost full buffer condition. If the user wants an interrupt or a DMA read request to be issued during a receive operation when the data buffer holds at least n bytes, then the buffer MCSPI_MODULCTRL[AFL] must be set with n–1.The size of this register is defined by the generic parameter FFNBYTE.";
-        ael 8 rw type(ael_status) "Buffer almost empty. This register holds the programmable almost empty level value used to determine almost empty buffer condition. If the user wants an interrupt or a DMA write request to be issued during a transmit operation when the data buffer is able to receive n bytes, then the bufferMCSPI_MODULCTRL[AEL] must be set with – 1.";
+        afl 8 rw type(afl_status) "Buffer almost full This register holds the programmable almost full level value used to determine almost full buffer condition. If the user wants an interrupt or a DMA read request to be issued during a receive operation when the data buffer holds at least n bytes, then the buffer MCSPI_MODULCTRL[AFL] must be set with n-1.The size of this register is defined by the generic parameter FFNBYTE.";
+        ael 8 rw type(ael_status) "Buffer almost empty. This register holds the programmable almost empty level value used to determine almost empty buffer condition. If the user wants an interrupt or a DMA write request to be issued during a transmit operation when the data buffer is able to receive n bytes, then the bufferMCSPI_MODULCTRL[AEL] must be set with - 1.";
     };
 };
\ No newline at end of file
index cde58ff..0c8ea28 100644 (file)
@@ -579,7 +579,7 @@ device omap44xx_mcspi2 msbfirst ( addr base ) "" {
     
     register mcspi_xferlevel addr(base, 0x17C) "This register provides transfer levels needed while using FIFO buffer during transfer." {
         wcnt 16 rw type(wcnt_status) "SPI word counter. This register holds the programmable value of number of SPI word to be transferred on channel which is using the FIFO buffer. When transfer had started, a read back in this register returns the current SPI word transfer index.";
-        afl 8 rw type(afl_status) "Buffer almost full This register holds the programmable almost full level value used to determine almost full buffer condition. If the user wants an interrupt or a DMA read request to be issued during a receive operation when the data buffer holds at least n bytes, then the buffer MCSPI_MODULCTRL[AFL] must be set with n–1.The size of this register is defined by the generic parameter FFNBYTE.";
-        ael 8 rw type(ael_status) "Buffer almost empty. This register holds the programmable almost empty level value used to determine almost empty buffer condition. If the user wants an interrupt or a DMA write request to be issued during a transmit operation when the data buffer is able to receive n bytes, then the bufferMCSPI_MODULCTRL[AEL] must be set with – 1.";
+        afl 8 rw type(afl_status) "Buffer almost full This register holds the programmable almost full level value used to determine almost full buffer condition. If the user wants an interrupt or a DMA read request to be issued during a receive operation when the data buffer holds at least n bytes, then the buffer MCSPI_MODULCTRL[AFL] must be set with n-1.The size of this register is defined by the generic parameter FFNBYTE.";
+        ael 8 rw type(ael_status) "Buffer almost empty. This register holds the programmable almost empty level value used to determine almost empty buffer condition. If the user wants an interrupt or a DMA write request to be issued during a transmit operation when the data buffer is able to receive n bytes, then the bufferMCSPI_MODULCTRL[AEL] must be set with - 1.";
     };
 };
\ No newline at end of file
index 6b4d295..4fc8456 100644 (file)
@@ -533,7 +533,7 @@ device omap44xx_mcspi3 msbfirst ( addr base ) "" {
     
     register mcspi_xferlevel addr(base, 0x17C) "This register provides transfer levels needed while using FIFO buffer during transfer." {
         wcnt 16 rw type(wcnt_status) "SPI word counter. This register holds the programmable value of number of SPI word to be transferred on channel which is using the FIFO buffer. When transfer had started, a read back in this register returns the current SPI word transfer index.";
-        afl 8 rw type(afl_status) "Buffer almost full This register holds the programmable almost full level value used to determine almost full buffer condition. If the user wants an interrupt or a DMA read request to be issued during a receive operation when the data buffer holds at least n bytes, then the buffer MCSPI_MODULCTRL[AFL] must be set with n–1.The size of this register is defined by the generic parameter FFNBYTE.";
-        ael 8 rw type(ael_status) "Buffer almost empty. This register holds the programmable almost empty level value used to determine almost empty buffer condition. If the user wants an interrupt or a DMA write request to be issued during a transmit operation when the data buffer is able to receive n bytes, then the bufferMCSPI_MODULCTRL[AEL] must be set with – 1.";
+        afl 8 rw type(afl_status) "Buffer almost full This register holds the programmable almost full level value used to determine almost full buffer condition. If the user wants an interrupt or a DMA read request to be issued during a receive operation when the data buffer holds at least n bytes, then the buffer MCSPI_MODULCTRL[AFL] must be set with n-1.The size of this register is defined by the generic parameter FFNBYTE.";
+        ael 8 rw type(ael_status) "Buffer almost empty. This register holds the programmable almost empty level value used to determine almost empty buffer condition. If the user wants an interrupt or a DMA write request to be issued during a transmit operation when the data buffer is able to receive n bytes, then the bufferMCSPI_MODULCTRL[AEL] must be set with - 1.";
     };
 };
\ No newline at end of file
index 10b465b..8d665a8 100644 (file)
@@ -91,7 +91,7 @@ device omap44xx_sysctrl_general_wkup msbfirst ( addr base ) "" {
         emif1_sdram_type 3 rw "SDRAM type selection:Set to 0x4 for LPDDR2-S4. . Set to 0x5 for LPDDR2-S2. . All other values are reserved. .";
         emif1_sdram_ibank_pos 2 rw "Internal bank position:Set to 0x0 to assign internal bank address bits from the L3 address as shown in, 64-Byte Linear Read Starting at Address 0x0, and , 64-Byte Linear Read Starting at Address 0x8 (LPDDR2-S2), in , Memory Subsystem. . Set to 0x1, 0x2, or 0x3 to assign internal bank address bits from the L3 address as shown in, 64-Byte Linear Read Starting at Address 0x8 (LPDDR2-S4), , 64-Byte Linear Read Starting at Address 0x10, and , 64-Byte Linear Read Starting at Address 0x18, in , Memory Subsystem. .";
         _ 3 mbz;
-        emif1_sdram_ddr2_ddqs 1 rw "DDR2 differential DQS enable:Set to 0 for single ended DQS. . Set to 1 for differential DQS. . This bit is only for DDR2 mode; because the device supports LPDDR2, this bit is don’t care. .";
+        emif1_sdram_ddr2_ddqs 1 rw "DDR2 differential DQS enable:Set to 0 for single ended DQS. . Set to 1 for differential DQS. . This bit is only for DDR2 mode; because the device supports LPDDR2, this bit is don't care. .";
         _ 2 mbz;
         emif1_sdram_ddr_disable_dll 1 rw "Disable DLL select:Set to 0x0 to enable DLL inside SDRAM. . Set to 0x1 to disable DLL inside SDRAM. .";
         _ 4 mbz;
@@ -116,7 +116,7 @@ device omap44xx_sysctrl_general_wkup msbfirst ( addr base ) "" {
         emif2_sdram_type 3 rw "SDRAM type selection:Set to 0x4 for LPDDR2-S4. . Set to 0x5 for LPDDR2-S2. . All other values are reserved. .";
         emif2_sdram_ibank_pos 2 rw "Internal bank position:Set to 0x0 to assign internal bank address bits from the L3 address as shown in, 64-Byte Linear Read Starting at Address 0x0, and , 64-Byte Linear Read Starting at Address 0x8 (LPDDR2-S2), in , Memory Subsystem. . Set to 0x1, 0x2, or 0x3 to assign internal bank address bits from the L3 address as shown in, 64-Byte Linear Read Starting at Address 0x8 (LPDDR2-S4), , 64-Byte Linear Read Starting at Address 0x10, and , 64-Byte Linear Read Starting at Address 0x18, in , Memory Subsystem. .";
         _ 3 mbz;
-        emif2_sdram_ddr2_ddqs 1 rw "DDR2 differential DQS enable:Set to 0 for single ended DQS. . Set to 1 for differential DQS. . This bit is only for DDR2 mode; because the device supports LPDDR2, this bit is don’t care. .";
+        emif2_sdram_ddr2_ddqs 1 rw "DDR2 differential DQS enable:Set to 0 for single ended DQS. . Set to 1 for differential DQS. . This bit is only for DDR2 mode; because the device supports LPDDR2, this bit is don't care. .";
         _ 2 mbz;
         emif2_sdram_ddr_disable_dll 1 rw "Disable DLL select:Set to 0x0 to enable DLL inside SDRAM. . Set to 0x1 to disable DLL inside SDRAM. .";
         _ 4 mbz;
index 0caebca..9b6a089 100644 (file)
@@ -516,20 +516,20 @@ device omap44xx_sysctrl_padconf_wkup msbfirst ( addr base ) "" {
     };
     
     register control_smart3nopmio_padconf_0 addr(base, 0x5B0) "SMART3 NOPM IO control 0 Access conditions. Read: unrestricted, Write: unrestricted" {
-        fref_dr1_mb 2 rw "50-Ω output buffer mode control for group fref_dr1 Refer to 50-Ω output buffer I/Os with combined Mode and Load Settings for more details on mode settings.";
-        fref_dr5_mb 2 rw "50-Ω output buffer mode control for group fref_dr5 Refer to 50-Ω output buffer I/Os with combined Mode and Load Settings for more details on mode settings.";
-        fref_dr6_mb 2 rw "50-Ω output buffer mode control for group fref_dr6 Refer to 50-Ω output buffer I/Os with combined Mode and Load Settings for more details on mode settings.";
-        fref_dr7_mb 2 rw "50-Ω output buffer mode control for group Refer to 50-Ω output buffer I/Os with combined Mode and Load Settings for more details on mode settings.";
-        fref_dr4_mb 2 rw "50-Ω output buffer mode control for group fref_dr4 Refer to 50-Ω output buffer I/Os with combined Mode and Load Settings for more details on mode settings.";
+        fref_dr1_mb 2 rw "50-ohm output buffer mode control for group fref_dr1 Refer to 50-ohm output buffer I/Os with combined Mode and Load Settings for more details on mode settings.";
+        fref_dr5_mb 2 rw "50-ohm output buffer mode control for group fref_dr5 Refer to 50-ohm output buffer I/Os with combined Mode and Load Settings for more details on mode settings.";
+        fref_dr6_mb 2 rw "50-ohm output buffer mode control for group fref_dr6 Refer to 50-ohm output buffer I/Os with combined Mode and Load Settings for more details on mode settings.";
+        fref_dr7_mb 2 rw "50-ohm output buffer mode control for group Refer to 50-ohm output buffer I/Os with combined Mode and Load Settings for more details on mode settings.";
+        fref_dr4_mb 2 rw "50-ohm output buffer mode control for group fref_dr4 Refer to 50-ohm output buffer I/Os with combined Mode and Load Settings for more details on mode settings.";
         _ 22 mbz;
     };
     
     register control_smart3nopmio_padconf_1 addr(base, 0x5B4) "SMART3 NOPM IO control 1 Access conditions. Read: unrestricted, Write: unrestricted" {
-        fref_dr1_lb0 1 rw "50-Ω output buffer load control for group fref_dr1 Refer to 50-Ω output buffer I/Os with combined Mode and Load Settings for more details on mode settings.";
-        fref_dr5_lb0 1 rw "50-Ω output buffer load control for group fref_dr5 Refer to 50-Ω output buffer I/Os with combined Mode and Load Settings for more details on mode settings.";
-        fref_dr6_lb0 1 rw "50-Ω output buffer load control for group fref_dr6 Refer to 50-Ω output buffer I/Os with combined Mode and Load Settings for more details on mode settings.";
-        fref_dr7_lb0 1 rw "50-Ω output buffer load control for group fref_dr7 Refer to 50-Ω output buffer I/Os with combined Mode and Load Settings for more details on mode settings.";
-        fref_dr4_lb0 1 rw "50-Ω output buffer load control for group fref_dr4 Refer to 50-Ω output buffer I/Os with combined Mode and Load Settings for more details on mode settings.";
+        fref_dr1_lb0 1 rw "50-ohm output buffer load control for group fref_dr1 Refer to 50-ohm output buffer I/Os with combined Mode and Load Settings for more details on mode settings.";
+        fref_dr5_lb0 1 rw "50-ohm output buffer load control for group fref_dr5 Refer to 50-ohm output buffer I/Os with combined Mode and Load Settings for more details on mode settings.";
+        fref_dr6_lb0 1 rw "50-ohm output buffer load control for group fref_dr6 Refer to 50-ohm output buffer I/Os with combined Mode and Load Settings for more details on mode settings.";
+        fref_dr7_lb0 1 rw "50-ohm output buffer load control for group fref_dr7 Refer to 50-ohm output buffer I/Os with combined Mode and Load Settings for more details on mode settings.";
+        fref_dr4_lb0 1 rw "50-ohm output buffer load control for group fref_dr4 Refer to 50-ohm output buffer I/Os with combined Mode and Load Settings for more details on mode settings.";
         _ 27 mbz;
     };
     
@@ -547,10 +547,10 @@ device omap44xx_sysctrl_padconf_wkup msbfirst ( addr base ) "" {
     };
 
     constants sr_sda_load_bits_status width(2) "" {
-        SR_SDA_LOAD_BITS_0 = 0 "4.5 kΩ (5-15 pF) / 1.66 kΩ (5-12 pF)";
-        SR_SDA_LOAD_BITS_1 = 1 "2.1 kΩ (15-50 pF) / 920 Ω (12-25 pF)";
-        SR_SDA_LOAD_BITS_2 = 2 "860 Ω (50-150 pF) / 500 Ω (25-50 pF)";
-        SR_SDA_LOAD_BITS_3 = 3 "N.A / 300 Ω (50-80 pF)";
+        SR_SDA_LOAD_BITS_0 = 0 "4.5 kohm (5-15 pF) / 1.66 kohm (5-12 pF)";
+        SR_SDA_LOAD_BITS_1 = 1 "2.1 kohm (15-50 pF) / 920 ohm (12-25 pF)";
+        SR_SDA_LOAD_BITS_2 = 2 "860 ohm (50-150 pF) / 500 ohm (25-50 pF)";
+        SR_SDA_LOAD_BITS_3 = 3 "N.A / 300 ohm (50-80 pF)";
     };
 
     constants sr_sda_pullupresx_status width(1) "" {
index cbb6adc..8fd1177 100644 (file)
@@ -704,7 +704,7 @@ device omap44xx_uart1 msbfirst ( addr base ) "" {
 
     constants pulse_type_status width(1) "" {
         PULSE_TYPE_0 = 0 "3/16 of baud-rate pulse width";
-        PULSE_TYPE_1 = 1 "1.6 µs";
+        PULSE_TYPE_1 = 1 "1.6 us";
     };
 
     constants sd_mod_status width(1) "" {
index 92355dd..0c620a0 100644 (file)
@@ -523,7 +523,7 @@ device omap44xx_uart3 msbfirst ( addr base ) "" {
 
     constants pulse_type_status width(1) "" {
         PULSE_TYPE_0 = 0 "3/16 of baud-rate pulse width";
-        PULSE_TYPE_1 = 1 "1.6 µs";
+        PULSE_TYPE_1 = 1 "1.6 us";
     };
 
     constants sd_mod_status width(1) "" {
index 2416759..1782801 100644 (file)
@@ -57,21 +57,21 @@ device omap44xx_usbconf msbfirst ( addr base ) "OMAP44xx USB host subsystem" {
     };
 
     register irqstat rw1c addr(base, 0x0018) "IRQ status" {
-       _               29 ro;
+       _               29 rsvd;
        access_error    1       "Access error to ULPI register over OCP";
        fclk_end        1       "Functional clock no longer requested";
        fclk_start      1       "Functional clock requested for USB clocking";
     };
 
     register irqenable rw addr(base, 0x001c) "IRQ enable" {
-       _               29 ro;
+       _               29 rsvd;
        access_error    1       "Access error to ULPI register over OCP";
        fclk_end        1       "Functional clock no longer requested";
        fclk_start      1       "Functional clock requested for USB clocking";
     };
 
     register shared_conf rw addr(base, 0x0030) "Shared configuration" {
-       _               30 ro;
+       _               30 rsvd;
        fclk_req        1       "Functional clock request";
        fclk_is_on      1       "Status of the functional clock input";
     };
@@ -104,21 +104,21 @@ device omap44xx_usbconf msbfirst ( addr base ) "OMAP44xx USB host subsystem" {
     };
 
     regarray channel_conf rw addr(base, 0x0040)[2] "Channel configuration" {
-       _               2 ro;
+       _               2 rsvd;
        fslslinestate   2 type(line_state) "Line state for serial modes";
        fslsmode        4 type(si_mode) "Serial interface mode select";
-       _               3 ro;
+       _               3 rsvd;
        testtxse0       1       "Force-Se0 tx override for mode test";
        testtxdat       1       "Differential data tx override for mode test";
        testtxen        1       "Differential data tx override for mode test";
        testen          1       "Enable manual test override for Tx path";
        drvvbus         1       "VBUS-drive for ChanMode = serial";
        chrgvbus        1       "VBUS-charge for ChanMode = serial";
-       _               3 ro;
+       _               3 rsvd;
        ulpinobitstuff  1       "Disable bitstuff emulation in ULPI TLL";
        ulpiautoidle    1       "Allow ULPI output clock to idle";
        utmiautoidle    1       "Allow UTMI clock to idle";
-       _               1 ro;
+       _               1 rsvd;
        ulpioutclkmode  1 ro    "ULPI clocking mode select";
        tllfullspeed    1       "PHY speed emul. in TLL (full/slow)";
        tllconnect      1       "Emulate Full/Low-Speed connect";
index 3df59ee..1154e31 100644 (file)
@@ -34,7 +34,7 @@ device omap44xx_usbphy msbfirst ( addr base ) "" {
         _ 6 rsvd;
         use_rterm_rmx_reg 1 rw "Override termination resistor trim code with RTERM_RMX from this register";
         rterm_rmx 7 rw "When read, this field returns the current termination resistor trim code. Read value is valid only if VDDLDO is on. The value written to this field is used as termination resistor trim code if USE_RTERM_RMX_REG is set to 1";
-        hs_code_sel 3 rw "HS Code selection control. A higher positive value (for example, 0x3 (+3)) reduces the termination resistance and improves the vertical eye opening.HS_CODE_SEL Offset Value Termination Calibrated Value . 0x0 0 ~1.5% . 0x1 +1 (default) 0% . 0x2 +2 ~–1.5% . 0x3 +3 ~–3% . 0x4 –1 3% . 0x5 –2 4.5% . 0x6 –3 6% . 0x7 –4 7.5% .";
+        hs_code_sel 3 rw "HS Code selection control. A higher positive value (for example, 0x3 (+3)) reduces the termination resistance and improves the vertical eye opening.HS_CODE_SEL Offset Value Termination Calibrated Value . 0x0 0 ~1.5% . 0x1 +1 (default) 0% . 0x2 +2 ~-1.5% . 0x3 +3 ~-3% . 0x4 -1 3% . 0x5 -2 4.5% . 0x6 -3 6% . 0x7 -4 7.5% .";
         _ 1 mbz;
         _ 10 mbz;
     };
index 8458572..8b0e4b2 100644 (file)
@@ -191,7 +191,7 @@ device omap44xx_usbtllhs_config msbfirst ( addr base ) "" {
     };
 
     constants tllfullspeed_status width(1) "" {
-        TLLFULLSPEED_0 = 0 "Connect is Low-speed: D– pullup";
+        TLLFULLSPEED_0 = 0 "Connect is Low-speed: D- pullup";
         TLLFULLSPEED_1 = 1 "Connect is Full-Speed: D+ pullup";
     };
 
@@ -224,7 +224,7 @@ device omap44xx_usbtllhs_config msbfirst ( addr base ) "" {
     
     register tll_channel_conf_i_0 addr(base, 0x40) "Control and Status register for channel i." {
         _ 2 mbz;
-        fslslinestate 2 ro type(fslslinestate_status) "Line state for Full/low speed serial modes Bit 1 = D–/ Bit0 = D+";
+        fslslinestate 2 ro type(fslslinestate_status) "Line state for Full/low speed serial modes Bit 1 = D-/ Bit0 = D+";
         fslsmode 4 rw type(fslsmode_status) "Multiple-mode serial interface's mode select. Only when main channel mode is serial. No effect in other main modes.";
         _ 3 mbz;
         testtxse0 1 rw type(testtxse0_status) "Force-Se0 transmit override value for serial mode test Don't care if TestEn = 0 (functional mode) or = TestTxen = 1 (TX = hiz)";
@@ -240,7 +240,7 @@ device omap44xx_usbtllhs_config msbfirst ( addr base ) "" {
         _ 1 mbz;
         ulpioutclkmode 1 ro type(ulpioutclkmode_status) "ULPI clocking mode select for ULPI TLL ChanMode. Hardcoded, for legacy only.";
         tllfullspeed 1 rw type(tllfullspeed_status) "Sets PHY speed emulation in TLL (full/slow), which determines the line to pull up upon connect. The two connect source controls are: input m(N)_tllpuen, register field TllConnect.";
-        tllconnect 1 rw type(tllconnect_status) "Emulation of Full/Low-Speed connect (that is, D+ resp D– pullup) for serial TLL modes. Speed is determined by field TllSpeed.";
+        tllconnect 1 rw type(tllconnect_status) "Emulation of Full/Low-Speed connect (that is, D+ resp D- pullup) for serial TLL modes. Speed is determined by field TllSpeed.";
         tllattach 1 rw type(tllattach_status) "Emulates cable attach/detach for all serial TLL modes: * ChanMode = serial, in TLL mode (FsLsMode) * ChanMode = ULPI, in serial mode (6pin/3pin TLL)";
         utmiisadev 1 rw type(utmiisadev_status) "Select the cable end 'seen' by UTMI side of TLL, i.e. the emulated USB cable's orientation. The host must always be on A-side, peripheral on B-side. Reset value depends on generic DEFUTMIISHOST.";
         chanmode 2 rw type(chanmode_status) "Main channel mode selection";
@@ -249,7 +249,7 @@ device omap44xx_usbtllhs_config msbfirst ( addr base ) "" {
     
     register tll_channel_conf_i_1 addr(base, 0x44) "Control and Status register for channel i." {
         _ 2 mbz;
-        fslslinestate 2 ro type(fslslinestate_status) "Line state for Full/low speed serial modes Bit 1 = D–/ Bit0 = D+";
+        fslslinestate 2 ro type(fslslinestate_status) "Line state for Full/low speed serial modes Bit 1 = D-/ Bit0 = D+";
         fslsmode 4 rw type(fslsmode_status) "Multiple-mode serial interface's mode select. Only when main channel mode is serial. No effect in other main modes.";
         _ 3 mbz;
         testtxse0 1 rw type(testtxse0_status) "Force-Se0 transmit override value for serial mode test Don't care if TestEn = 0 (functional mode) or = TestTxen = 1 (TX = hiz)";
@@ -265,7 +265,7 @@ device omap44xx_usbtllhs_config msbfirst ( addr base ) "" {
         _ 1 mbz;
         ulpioutclkmode 1 ro type(ulpioutclkmode_status) "ULPI clocking mode select for ULPI TLL ChanMode. Hardcoded, for legacy only.";
         tllfullspeed 1 rw type(tllfullspeed_status) "Sets PHY speed emulation in TLL (full/slow), which determines the line to pull up upon connect. The two connect source controls are: input m(N)_tllpuen, register field TllConnect.";
-        tllconnect 1 rw type(tllconnect_status) "Emulation of Full/Low-Speed connect (that is, D+ resp D– pullup) for serial TLL modes. Speed is determined by field TllSpeed.";
+        tllconnect 1 rw type(tllconnect_status) "Emulation of Full/Low-Speed connect (that is, D+ resp D- pullup) for serial TLL modes. Speed is determined by field TllSpeed.";
         tllattach 1 rw type(tllattach_status) "Emulates cable attach/detach for all serial TLL modes: * ChanMode = serial, in TLL mode (FsLsMode) * ChanMode = ULPI, in serial mode (6pin/3pin TLL)";
         utmiisadev 1 rw type(utmiisadev_status) "Select the cable end 'seen' by UTMI side of TLL, i.e. the emulated USB cable's orientation. The host must always be on A-side, peripheral on B-side. Reset value depends on generic DEFUTMIISHOST.";
         chanmode 2 rw type(chanmode_status) "Main channel mode selection";
index df0ae36..4de8e9b 100644 (file)
@@ -78,7 +78,7 @@ device omap44xx_usbtllhs_ulpi msbfirst ( addr base ) "" {
         suspendm 1 rw type(suspendm_status) "Active low PHY suspend: puts the ULPI bus in low-power mode. Automatically set back to 1 upon low-power mode exit.";
         reset 1 rw type(reset_status) "Active high UTMI transceiver reset. Auto-cleared. Does not reset the ULPI interface or ULPI register set.";
         opmode 2 rw type(opmode_status) "Select the required bit encoding style during transmit";
-        termselect 1 rw type(termselect_status) "Controls the internal 1.5-kΩ HS terminations. Control over bus resistors changes depending on XcvrSelect, OpMode, DpPulldown and DmPulldown.";
+        termselect 1 rw type(termselect_status) "Controls the internal 1.5-kohm HS terminations. Control over bus resistors changes depending on XcvrSelect, OpMode, DpPulldown and DmPulldown.";
         xcvrselect 2 rw type(xcvrselect_status) "Select the required transceiver speed.";
     };
     
@@ -87,7 +87,7 @@ device omap44xx_usbtllhs_ulpi msbfirst ( addr base ) "" {
         suspendm 1 rw type(suspendm_status) "Active low PHY suspend: puts the ULPI bus in low-power mode. Automatically set back to 1 upon low-power mode exit.";
         reset 1 rw type(reset_status) "Active high UTMI transceiver reset. Auto-cleared. Does not reset the ULPI interface or ULPI register set.";
         opmode 2 rw type(opmode_status) "Select the required bit encoding style during transmit";
-        termselect 1 rw type(termselect_status) "Controls the internal 1.5-kΩ HS terminations. Control over bus resistors changes depending on XcvrSelect, OpMode, DpPulldown and DmPulldown.";
+        termselect 1 rw type(termselect_status) "Controls the internal 1.5-kohm HS terminations. Control over bus resistors changes depending on XcvrSelect, OpMode, DpPulldown and DmPulldown.";
         xcvrselect 2 rw type(xcvrselect_status) "Select the required transceiver speed.";
     };
 
@@ -101,7 +101,7 @@ device omap44xx_usbtllhs_ulpi msbfirst ( addr base ) "" {
         suspendm 1 rw type(suspendm_status1) "Active low PHY suspend: Puts the ULPI bus in low-power mode. Automatically set back to 1 upon low-power mode exit.";
         reset 1 rw type(suspendm_status1) "Active high UTMI transceiver reset. Autocleared. Does not reset the ULPI interface or ULPI register set.";
         opmode 2 rw type(suspendm_status1) "Select the required bit encoding style during transmit.";
-        termselect 1 rw type(suspendm_status1) "Controls the internal 1.5-kΩ pullup resistor and 45-Ω HS terminations. Control over bus resistors changes depending on XcvrSelect, OpMode, DpPulldown and DmPulldown.";
+        termselect 1 rw type(suspendm_status1) "Controls the internal 1.5-kohm pullup resistor and 45-ohm HS terminations. Control over bus resistors changes depending on XcvrSelect, OpMode, DpPulldown and DmPulldown.";
         xcvrselect 2 rw type(suspendm_status1) "Select the required transceiver speed.";
     };
     
@@ -110,7 +110,7 @@ device omap44xx_usbtllhs_ulpi msbfirst ( addr base ) "" {
         suspendm 1 rw type(suspendm_status1) "Active low PHY suspend: Puts the ULPI bus in low-power mode. Automatically set back to 1 upon low-power mode exit.";
         reset 1 rw type(suspendm_status1) "Active high UTMI transceiver reset. Autocleared. Does not reset the ULPI interface or ULPI register set.";
         opmode 2 rw type(suspendm_status1) "Select the required bit encoding style during transmit.";
-        termselect 1 rw type(suspendm_status1) "Controls the internal 1.5-kΩ pullup resistor and 45-Ω HS terminations. Control over bus resistors changes depending on XcvrSelect, OpMode, DpPulldown and DmPulldown.";
+        termselect 1 rw type(suspendm_status1) "Controls the internal 1.5-kohm pullup resistor and 45-ohm HS terminations. Control over bus resistors changes depending on XcvrSelect, OpMode, DpPulldown and DmPulldown.";
         xcvrselect 2 rw type(suspendm_status1) "Select the required transceiver speed.";
     };
 
@@ -124,7 +124,7 @@ device omap44xx_usbtllhs_ulpi msbfirst ( addr base ) "" {
         suspendm 1 rw type(suspendm_status2) "Active low PHY suspend: Puts the ULPI bus in low-power mode. Automatically set back to 1 upon low-power mode exit.";
         reset 1 rw type(suspendm_status2) "Active high UTMI transceiver reset. Autocleared. Does not reset the ULPI interface or ULPI register set.";
         opmode 2 rw type(suspendm_status2) "Select the required bit encoding style during transmit";
-        termselect 1 rw type(suspendm_status2) "Controls the internal 1.5-kΩ pull-up resistor and 45-Ω HS terminations. Control over bus resistors changes depending on XcvrSelect, OpMode, DpPulldown and DmPulldown.";
+        termselect 1 rw type(suspendm_status2) "Controls the internal 1.5-kohm pull-up resistor and 45-ohm HS terminations. Control over bus resistors changes depending on XcvrSelect, OpMode, DpPulldown and DmPulldown.";
         xcvrselect 2 rw type(suspendm_status2) "Select the required transceiver speed.";
     };
     
@@ -133,7 +133,7 @@ device omap44xx_usbtllhs_ulpi msbfirst ( addr base ) "" {
         suspendm 1 rw type(suspendm_status2) "Active low PHY suspend: Puts the ULPI bus in low-power mode. Automatically set back to 1 upon low-power mode exit.";
         reset 1 rw type(suspendm_status2) "Active high UTMI transceiver reset. Autocleared. Does not reset the ULPI interface or ULPI register set.";
         opmode 2 rw type(suspendm_status2) "Select the required bit encoding style during transmit";
-        termselect 1 rw type(suspendm_status2) "Controls the internal 1.5-kΩ pull-up resistor and 45-Ω HS terminations. Control over bus resistors changes depending on XcvrSelect, OpMode, DpPulldown and DmPulldown.";
+        termselect 1 rw type(suspendm_status2) "Controls the internal 1.5-kohm pull-up resistor and 45-ohm HS terminations. Control over bus resistors changes depending on XcvrSelect, OpMode, DpPulldown and DmPulldown.";
         xcvrselect 2 rw type(suspendm_status2) "Select the required transceiver speed.";
     };
 
@@ -238,8 +238,8 @@ device omap44xx_usbtllhs_ulpi msbfirst ( addr base ) "" {
     };
 
     constants dmpulldown_status width(1) "" {
-        DMPULLDOWN_0 = 0 "Pulldown resistor not connected to D–";
-        DMPULLDOWN_1 = 1 "Pulldown resistor connected to D–";
+        DMPULLDOWN_0 = 0 "Pulldown resistor not connected to D-";
+        DMPULLDOWN_1 = 1 "Pulldown resistor connected to D-";
     };
 
     constants dppulldown_status width(1) "" {
@@ -257,8 +257,8 @@ device omap44xx_usbtllhs_ulpi msbfirst ( addr base ) "" {
         drvvbus 1 rw type(drvvbus_status) "Drive 5 V on VBUS";
         chrgvbus 1 rw type(chrgvbus_status) "Charge VBUS through a resistor for VBUS-pulsing SRP.";
         dischrgvbus 1 rw type(dischrgvbus_status) "Discharge VBUS through a resistor, until the session-end VBUS state is reached.";
-        dmpulldown 1 rw type(dmpulldown_status) "Enables the 15-kΩ pulldown resistor on D–";
-        dppulldown 1 rw type(dppulldown_status) "Enables the 15-kΩ pulldown resistor on D+";
+        dmpulldown 1 rw type(dmpulldown_status) "Enables the 15-kohm pulldown resistor on D-";
+        dppulldown 1 rw type(dppulldown_status) "Enables the 15-kohm pulldown resistor on D+";
         idpullup 1 rw type(idpullup_status) "Pullup to the (OTG) ID line to allow its sampling";
     };
     
@@ -267,8 +267,8 @@ device omap44xx_usbtllhs_ulpi msbfirst ( addr base ) "" {
         drvvbus 1 rw type(drvvbus_status) "Drive 5 V on VBUS";
         chrgvbus 1 rw type(chrgvbus_status) "Charge VBUS through a resistor for VBUS-pulsing SRP.";
         dischrgvbus 1 rw type(dischrgvbus_status) "Discharge VBUS through a resistor, until the session-end VBUS state is reached.";
-        dmpulldown 1 rw type(dmpulldown_status) "Enables the 15-kΩ pulldown resistor on D–";
-        dppulldown 1 rw type(dppulldown_status) "Enables the 15-kΩ pulldown resistor on D+";
+        dmpulldown 1 rw type(dmpulldown_status) "Enables the 15-kohm pulldown resistor on D-";
+        dppulldown 1 rw type(dppulldown_status) "Enables the 15-kohm pulldown resistor on D+";
         idpullup 1 rw type(idpullup_status) "Pullup to the (OTG) ID line to allow its sampling";
     };
     
@@ -277,8 +277,8 @@ device omap44xx_usbtllhs_ulpi msbfirst ( addr base ) "" {
         drvvbus 1 rw type(suspendm_status1) "Drive 5 V on VBUS";
         chrgvbus 1 rw type(suspendm_status1) "Charge VBUS through a resistor for VBUS-pulsing SRP.";
         dischrgvbus 1 rw type(suspendm_status1) "Discharge VBUS through a resistor, until the session-end VBUS state is reached.";
-        dmpulldown 1 rw type(suspendm_status1) "Enables the 15-kΩ pulldown resistor on D–";
-        dppulldown 1 rw type(suspendm_status1) "Enables the 15-kΩ pulldown resistor on D+";
+        dmpulldown 1 rw type(suspendm_status1) "Enables the 15-kohm pulldown resistor on D-";
+        dppulldown 1 rw type(suspendm_status1) "Enables the 15-kohm pulldown resistor on D+";
         idpullup 1 rw type(suspendm_status1) "Pullup to the (OTG) ID line to allow its sampling";
     };
     
@@ -287,8 +287,8 @@ device omap44xx_usbtllhs_ulpi msbfirst ( addr base ) "" {
         drvvbus 1 rw type(suspendm_status1) "Drive 5 V on VBUS";
         chrgvbus 1 rw type(suspendm_status1) "Charge VBUS through a resistor for VBUS-pulsing SRP.";
         dischrgvbus 1 rw type(suspendm_status1) "Discharge VBUS through a resistor, until the session-end VBUS state is reached.";
-        dmpulldown 1 rw type(suspendm_status1) "Enables the 15-kΩ pulldown resistor on D–";
-        dppulldown 1 rw type(suspendm_status1) "Enables the 15-kΩ pulldown resistor on D+";
+        dmpulldown 1 rw type(suspendm_status1) "Enables the 15-kohm pulldown resistor on D-";
+        dppulldown 1 rw type(suspendm_status1) "Enables the 15-kohm pulldown resistor on D+";
         idpullup 1 rw type(suspendm_status1) "Pullup to the (OTG) ID line to allow its sampling";
     };
     
@@ -297,8 +297,8 @@ device omap44xx_usbtllhs_ulpi msbfirst ( addr base ) "" {
         drvvbus 1 rw type(suspendm_status2) "Drive 5 V on VBUS";
         chrgvbus 1 rw type(suspendm_status2) "Charge VBUS through a resistor for VBUS-pulsing SRP.";
         dischrgvbus 1 rw type(suspendm_status2) "Discharge VBUS through a resistor, until the session-end VBUS state is reached.";
-        dmpulldown 1 rw type(suspendm_status2) "Enables the 15k pulldown resistor on D–";
-        dppulldown 1 rw type(suspendm_status2) "Enables the 15kΩ pulldown resistor on D+";
+        dmpulldown 1 rw type(suspendm_status2) "Enables the 15k pulldown resistor on D-";
+        dppulldown 1 rw type(suspendm_status2) "Enables the 15kohm pulldown resistor on D+";
         idpullup 1 rw type(suspendm_status2) "Pullup to the (OTG) ID line to allow its sampling";
     };
     
@@ -307,8 +307,8 @@ device omap44xx_usbtllhs_ulpi msbfirst ( addr base ) "" {
         drvvbus 1 rw type(suspendm_status2) "Drive 5 V on VBUS";
         chrgvbus 1 rw type(suspendm_status2) "Charge VBUS through a resistor for VBUS-pulsing SRP.";
         dischrgvbus 1 rw type(suspendm_status2) "Discharge VBUS through a resistor, until the session-end VBUS state is reached.";
-        dmpulldown 1 rw type(suspendm_status2) "Enables the 15k pulldown resistor on D–";
-        dppulldown 1 rw type(suspendm_status2) "Enables the 15kΩ pulldown resistor on D+";
+        dmpulldown 1 rw type(suspendm_status2) "Enables the 15k pulldown resistor on D-";
+        dppulldown 1 rw type(suspendm_status2) "Enables the 15kohm pulldown resistor on D+";
         idpullup 1 rw type(suspendm_status2) "Pullup to the (OTG) ID line to allow its sampling";
     };
 
@@ -495,12 +495,12 @@ device omap44xx_usbtllhs_ulpi msbfirst ( addr base ) "" {
     
     register debug_i_0 addr(base, 0x15) "Indicates the current value of various signals useful for debugging." {
         _ 6 mbz;
-        line_state 2 ro type(line_state_status) "Current state of the USB line: D+ (bit 0) and D– (bit 1).";
+        line_state 2 ro type(line_state_status) "Current state of the USB line: D+ (bit 0) and D- (bit 1).";
     };
     
     register debug_i_1 addr(base, 0x115) "Indicates the current value of various signals useful for debugging." {
         _ 6 mbz;
-        line_state 2 ro type(line_state_status) "Current state of the USB line: D+ (bit 0) and D– (bit 1).";
+        line_state 2 ro type(line_state_status) "Current state of the USB line: D+ (bit 0) and D- (bit 1).";
     };
     
     register scratch_register_i_0 rw addr(base, 0x16) "Register byte for register access testing purposes. Value has no functional effect on PHY. Read/write address." type(uint8);
index 6feed8a..9df657d 100644 (file)
@@ -325,7 +325,7 @@ device omap44xx_venc_l4_per msbfirst ( addr base ) "" {
         _ 6 mbz;
         ln21_runin 10 rw "The two Bytes of the closed caption runin code position from the HSYNC";
         _ 11 mbz;
-        sline 5 rw "Selects the line where closed caption or extended service data are encoded.PAL mode: Because there is a one-line offset, program the desired line number – 1. . NTSC mode: Because there is a four-line offset, program the desired line number – 4. .";
+        sline 5 rw "Selects the line where closed caption or extended service data are encoded.PAL mode: Because there is a one-line offset, program the desired line number - 1. . NTSC mode: Because there is a four-line offset, program the desired line number - 4. .";
     };
 
     constants inv_status width(1) "" {
@@ -351,7 +351,7 @@ device omap44xx_venc_l4_per msbfirst ( addr base ) "" {
         _ 16 mbz;
         inv 1 rw type(inv_status) "WSS inverter";
         even_odd_en 2 rw type(even_odd_en_status) "This bit controls the WSS encoding.";
-        line 5 rw "Selects the line where WSS data are encoded.PAL mode: Because there is a one-line offset, program the desired line number – 1. . NTSC mode: Because there is a four-line offset, program the desired line number – 4. .";
+        line 5 rw "Selects the line where WSS data are encoded.PAL mode: Because there is a one-line offset, program the desired line number - 1. . NTSC mode: Because there is a four-line offset, program the desired line number - 4. .";
         _ 6 mbz;
         l21en 2 rw type(l21en_status) "Those bits controls the Line21 closed caption encoding according to the mode.";
     };
index cfa22b7..85cfc9f 100644 (file)
@@ -65,8 +65,8 @@ support_qemu_networking  = False
 -- armv7 platform to build for
 -- Currently available: gem5, pandaboard
 armv7_platform :: String
-armv7_platform = "gem5"
---armv7_platform = "pandaboard"
+--armv7_platform = "gem5"
+armv7_platform = "pandaboard"
 
 -- enable network tracing
 trace_network_subsystem :: Bool
index 9b7ee22..4ed56d2 100644 (file)
@@ -21,7 +21,7 @@
 #define OMAP44XX_CLKGEN_CM2 0x4A008100
 #define OMAP44XX_L4PER_CM2  0x4A009400
 
-#define OMAP44XX_DEVICE_PRM 0x4A307B00 
+#define OMAP44XX_DEVICE_PRM 0x4A307B00
 #define OMAP44XX_INTRCONN_SOCKET_PRM 0x4A306000
 
 // 256 BYTES
@@ -39,4 +39,9 @@
 // 4KB BYTES
 #define OMAP44XX_MMCHS1 0x4809C000
 
-#endif // DEVICE_REGISTERS_H_
\ No newline at end of file
+// 1KB BYTES
+#define OMAP44XX_HSUSB_EHCI 0x4A064C00
+
+
+
+#endif // DEVICE_REGISTERS_H_
index dbe53bc..7b7610b 100644 (file)
@@ -366,7 +366,13 @@ let
                          "omap/omap_uart", 
                          "omap/omap44xx_id", 
                          "omap/omap44xx_emif",
-                         "omap/omap44xx_gpio"],
+                         "omap/omap44xx_gpio",
+                         "omap/omap44xx_sysctrl_padconf_core",
+                         "omap/omap44xx_sysctrl_padconf_wkup",
+                         "omap/omap44xx_hsusbhost",
+                         "omap/omap44xx_usbtllhs_config",
+                         "omap/omap44xx_scrm"
+                         ],
      addLibraries = [ "elf", "cpio" ]
      }                            
   
index 35eae88..83e7c84 100644 (file)
 #include <dev/omap/omap44xx_id_dev.h>
 #include <dev/omap/omap44xx_emif_dev.h>
 #include <dev/omap/omap44xx_gpio_dev.h>
+#include <dev/omap/omap44xx_hsusbhost_dev.h>
+#include <dev/omap/omap44xx_usbconf_dev.h>
+#include <dev/omap/omap44xx_usbtllhs_config_dev.h>
+#include <dev/omap/omap44xx_scrm_dev.h>
+#include <dev/omap/omap44xx_sysctrl_padconf_wkup_dev.h>
+#include <dev/omap/omap44xx_sysctrl_padconf_core_dev.h>
 
 /// Round up n to the next multiple of size
 #define ROUND_UP(n, size)           ((((n) + (size) - 1)) & (~((size) - 1)))
@@ -198,11 +204,28 @@ void kernel_startup_early(void)
 
 #define KERNEL_DEBUG_USB 0
 
+
+#define OMAP44XX_USBTLLHS_CONFIG 0x4A062000
+#define OMAP44XX_HSUSBHOST  0x4A064000
+#define OMAP44XX_SCRM 0x4A30A000
+#define OMAP44XX_SYSCTRL_PADCONF_WKUP 0x4A31E000
+#define OMAP44XX_SYSCTRL_PADCONF_CORE 0x4A100000
+
+
+
+static omap44xx_hsusbhost_t hsusbhost_base;
+static omap44xx_usbtllhs_config_t usbtllhs_config_base;
+static omap44xx_scrm_t srcm_base;
+static omap44xx_sysctrl_padconf_wkup_t sysctrl_padconf_wkup_base;
+static omap44xx_sysctrl_padconf_core_t sysctrl_padconf_core_base;
+static omap44xx_gpio_t gpio_1_base;
+static omap44xx_gpio_t gpio_2_base;
 /*
  * initialize the USB functionality of the pandaboard
  */
 static void hsusb_init(void)
 {
+
     printf("  > hsusb_init()...\n");
 
     /*
@@ -300,15 +323,10 @@ static void usb_power_on(void)
 {
     printf("usb_power_on()... \n");
 
-    // mackerel device state variables
-    omap44xx_gpio_t g1;
-    omap44xx_gpio_t g2;
-
     /*
      * mackerel device intialization for GPIO1 and GPIO2
      */
-    omap44xx_gpio_initialize(&g1, (mackerel_addr_t) OMAP44XX_MAP_L4_WKUP_GPIO1);
-    omap44xx_gpio_initialize(&g2, (mackerel_addr_t) OMAP44XX_MAP_L4_PER_GPIO2);
+
 
     printf("  > forward the AUXCLK3 to GPIO_WK31\n");
     /*
@@ -319,8 +337,11 @@ static void usb_power_on(void)
      * Bit  8: is the enable bit
      * Bit 16: is the divider bit (here for two)
      */
-    *((volatile uint32_t*) (SCRM_AUXCLK3)) = (uint32_t) ((1 << 16) | (1 << 8));
-
+    //*((volatile uint32_t*) (SCRM_AUXCLK3)) = (uint32_t) ((1 << 16) | (1 << 8));
+    omap44xx_scrm_auxclk3_t auxclk3 = 0x0;
+    omap44xx_scrm_auxclk3_enable_insert(auxclk3, omap44xx_scrm_ENABLE_EXT_1);
+    omap44xx_scrm_auxclk3_clkdiv_insert(auxclk3, omap44xx_scrm_MODE_1 );
+    omap44xx_scrm_auxclk3_wr(&srcm_base, auxclk3);
     /*
      * Forward the clock to the GPIO_WK31 pin
      *  - muxmode = fref_clk3_out (0x0)
@@ -330,16 +351,18 @@ static void usb_power_on(void)
      */
     *((volatile uint32_t*) (PAD0_FREF_CLK3_OUT)) = (uint32_t) (0x0000);
 
+    //omap44xx_sysctrl_padconf_wkup_t sysctrl_padconf_wkup_base;
+
     printf("  > reset external USB hub and PHY\n");
 
     /*
      * Perform a reset on the USB hub i.e. drive the GPIO_1 pin to low
      * and enable the dataout for the this pin in GPIO
-     */uint32_t gpoi_1_oe = omap44xx_gpio_oe_rd(&g1)
+     */uint32_t gpoi_1_oe = omap44xx_gpio_oe_rd(&gpio_1_base)
             & (~(1UL << HSUSB_HUB_POWER));
-    omap44xx_gpio_oe_wr(&g1, gpoi_1_oe);
+    omap44xx_gpio_oe_wr(&gpio_1_base, gpoi_1_oe);
 
-    omap44xx_gpio_cleardataout_wr(&g1, (1UL << HSUSB_HUB_POWER));
+    omap44xx_gpio_cleardataout_wr(&gpio_1_base, (1UL << HSUSB_HUB_POWER));
 
     /*
      * forward the data outline to the USB hub by muxing the
@@ -351,11 +374,11 @@ static void usb_power_on(void)
      * Perform a reset on the USB phy i.e. drive GPIO_62 to low
      *
      * HSUSB_HUB_RESET: 0 = Hub & Phy held in reset     1 = Normal operation.
-     */uint32_t gpoi_2_oe = omap44xx_gpio_oe_rd(&g2)
+     */uint32_t gpoi_2_oe = omap44xx_gpio_oe_rd(&gpio_2_base)
             & (~(1UL << HSUSB_HUB_RESET));
-    omap44xx_gpio_oe_wr(&g2, gpoi_2_oe);
+    omap44xx_gpio_oe_wr(&gpio_2_base, gpoi_2_oe);
 
-    omap44xx_gpio_cleardataout_wr(&g2, (1UL << HSUSB_HUB_RESET));
+    omap44xx_gpio_cleardataout_wr(&gpio_2_base, (1UL << HSUSB_HUB_RESET));
 
     /*
      * forward the data on gpio_62 pin to the output by muxing
@@ -378,11 +401,11 @@ static void usb_power_on(void)
     printf("  > enable the external USB hub and PHY\n");
 
     /* power on the USB subsystem */
-    omap44xx_gpio_setdataout_wr(&g1, (1UL << HSUSB_HUB_POWER));
+    omap44xx_gpio_setdataout_wr(&gpio_1_base, (1UL << HSUSB_HUB_POWER));
 
 
     /* enable the USB HUB */
-    omap44xx_gpio_setdataout_wr(&g2, (1UL << HSUSB_HUB_RESET));
+    omap44xx_gpio_setdataout_wr(&gpio_2_base, (1UL << HSUSB_HUB_RESET));
 
     for (int j = 0; j < 4000; j++) {
             printf("%c", 0xE);
@@ -847,9 +870,19 @@ void arch_init(void *pointer)
 
         memset(&global->locks, 0, sizeof(global->locks));
 
+
         /*
          * pandaboard related USB setup
          */
+        omap44xx_hsusbhost_initialize(&hsusbhost_base, (mackerel_addr_t) OMAP44XX_HSUSBHOST);
+        omap44xx_usbtllhs_config_initialize(&usbtllhs_config_base, (mackerel_addr_t) OMAP44XX_USBTLLHS_CONFIG);
+        omap44xx_scrm_initialize(&srcm_base, (mackerel_addr_t) OMAP44XX_SCRM);
+        omap44xx_sysctrl_padconf_wkup_initialize(&sysctrl_padconf_wkup_base, (mackerel_addr_t) OMAP44XX_SYSCTRL_PADCONF_WKUP);
+        omap44xx_sysctrl_padconf_core_initialize(&sysctrl_padconf_core_base, (mackerel_addr_t) OMAP44XX_SYSCTRL_PADCONF_WKUP);
+        omap44xx_gpio_initialize(&gpio_1_base, (mackerel_addr_t) OMAP44XX_MAP_L4_WKUP_GPIO1);
+        omap44xx_gpio_initialize(&gpio_2_base, (mackerel_addr_t) OMAP44XX_MAP_L4_PER_GPIO2);
+
+
         prcm_init();
         set_muxconf_regs();
         usb_power_on();
index 732a369..6f01c2a 100644 (file)
@@ -46,7 +46,7 @@
                       mackerelDevices = [ "ohci", "omap/ohci", 
                                           "ehci", "omap/ehci"],
                       addIncludes = [ "include"],
-                      addLibraries = ["usb"],
+                      addLibraries = ["usb", "driverkit"],
                       architectures = allArchitectures
                     }
 ]
index b04abb9..aeb40ec 100644 (file)
 
 #include "kaluga.h"
 
-coreid_t my_core_id = 0; // Core ID
-uint32_t my_arch_id = 0; // APIC ID
+coreid_t my_core_id = 0;  // Core ID
+uint32_t my_arch_id = 0;  // APIC ID
 
 extern char **environ;
 
-
 static void add_start_function_overrides(void)
 {
     set_start_function("e1000n", start_networking);
@@ -51,8 +50,7 @@ static void parse_arguments(int argc, char** argv)
     for (int i = 1; i < argc; i++) {
         if (strncmp(argv[i], "apicid=", sizeof("apicid")) == 0) {
             my_arch_id = strtol(argv[i] + sizeof("apicid"), NULL, 10);
-        }
-        else if(strcmp(argv[i], "boot") == 0) {
+        } else if (strcmp(argv[i], "boot") == 0) {
             // ignored
         }
     }
@@ -136,7 +134,7 @@ int main(int argc, char** argv)
     assert(err_is_ok(err));
 #elif __pandaboard__
     printf("Kaluga running on Pandaboard.\n");
-    
+
     err = init_cap_manager();
     assert(err_is_ok(err));
 
@@ -157,6 +155,21 @@ int main(int argc, char** argv)
     }
     mi = find_module("usb_manager");
     if (mi != NULL) {
+#define USB_ARM_EHCI_IRQ 109
+        char *buf = malloc(255);
+        uint8_t offset = 0;
+        mi->cmdargs = buf;
+        mi->argc = 3;
+        mi->argv[0] = mi->cmdargs + 0;
+
+        snprintf(buf + offset, 255 - offset, "ehci\0");
+        offset += strlen(mi->argv[0]) + 1;
+        mi->argv[1] = mi->cmdargs + offset;
+        snprintf(buf + offset, 255 - offset, "%u\0", 0);
+        offset += strlen(mi->argv[1]) + 1;
+        mi->argv[2] = mi->cmdargs + offset;
+        snprintf(buf+offset, 255-offset, "%u\0", USB_ARM_EHCI_IRQ);
+
         // XXX Use customized start function or add to module info
         err = mi->start_function(0, mi, "hw.arm.omap44xx.usb {}");
         assert(err_is_ok(err));
@@ -167,5 +180,3 @@ int main(int argc, char** argv)
     return EXIT_SUCCESS;
 }
 
-
-
index 2779173..6d97397 100644 (file)
@@ -35,9 +35,9 @@ struct allowed_registers
 
 static struct allowed_registers usb = {
     .binary = "hw.arm.omap44xx.usb",
-    .registers = 
+    .registers =
     {
-        // XXX Add registers
+        {OMAP44XX_HSUSB_EHCI, 1024},
         {0x0, 0x0}
     }
 };
@@ -101,7 +101,7 @@ static struct allowed_registers* omap44xx[10] = {
 
 /**
  * \brief Startup function for OMAP drivers.
- * 
+ *
  * Makes sure we get the device register capabilities.
  */
 errval_t default_start_function(coreid_t where, struct module_info* driver,
@@ -137,12 +137,12 @@ errval_t default_start_function(coreid_t where, struct module_info* driver,
         // put them all in a single cnode
         for (size_t j=0; omap44xx[i]->registers[j][0] != 0x0; j++) {
             struct capref device_frame;
-            KALUGA_DEBUG("%s:%d: mapping 0x%"PRIxLPADDR" %"PRIuLPADDR"\n", __FUNCTION__, __LINE__, 
+            KALUGA_DEBUG("%s:%d: mapping 0x%"PRIxLPADDR" %"PRIuLPADDR"\n", __FUNCTION__, __LINE__,
                    omap44xx[i]->registers[j][0], omap44xx[i]->registers[j][1]);
 
             lpaddr_t base = omap44xx[i]->registers[j][0] & ~(BASE_PAGE_SIZE-1);
             err = get_device_cap(base,
-                                 omap44xx[i]->registers[j][1], 
+                                 omap44xx[i]->registers[j][1],
                                  &device_frame);
             assert(err_is_ok(err));